VHDL语言的顺序语句

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1、五、VHDL语言的顺序语句顺序语句（SequentialStatements）用来实现模型的算法描述。这些语句从多侧面完整地描述数字系统的硬件结构和基本逻辑功能，其中包括通信的方式、信号的赋值、多层次的元件例化以及系统行为等。顺序语句和并行语句是VHDL程序设计中两大基本描述语句系列。并行语句（ConcurrentStatements）用来表示各模型算法描述之间的连接关系。顺序语句只能出现在进程（PROCESS）过程（PROCEDURE）函数（FUNCTION）中，其它都是并行语句。顺序语句是相对于并行语句而言的，其特点是每一条顺序语

2、句的执行(指仿真执行)顺序是与它们的书写顺序基本一致的，[理解]一个进程是由一系列顺序语句构成的，而进程本身属并行语句。也就是说，在同一设计实体中，所有的进程是并行执行的，每个进程内部是顺序执行的。VHDL有如下六类基本顺序语句：信号赋值语句变量赋值语句1、赋值语句2、流程控制语句3、等待语句4、子程序调用语句5、返回语句6、空操作语句IF语句CASE语句LOOP语句NEXT语句EXIT语句RETURN语句NULL语句WAIT语句过程调用函数调用目的变量:=表达式；变量的说明和赋值限定在顺序区域内，即只能在进程或子程序中使用，它无法传

3、递到进程之外。目的信号<=表达式；例：y<=‘1’;例：x:=15;信号赋值可以在顺序区域内作顺序语句，也可以在结构体中当作并行语句使用。1、赋值语句A、变量赋值语句B、信号赋值语句2、流程控制语句第一种第二种A、IF语句IF条件句THEN顺序语句;ENDIF;IF条件句THEN顺序语句;ELSE顺序语句;ENDIF；第三种IF条件句1THEN顺序语句1;ELSIF条件2THEN顺序语句2;…ELSIF条件nTHEN顺序语句n;ELSE顺序语句n+1;ENDIF;例：IF(SET=’1’)THENc<=bENDIF；例：IF(sel=

4、’1’)THENc<=a;ELSEc<=b;ENDIF;例用IF语句描述一个四选一电路LIBRARYIEEE；USEIEEE.STE_LOGIC_1164.ALL;ENTITYmux4ISPORT(input:INSTD_LOGIC_VECTOR(3DOWNTO0);sel:INSTD_LOGIC_VECTOR(1DOWNTO0);Y:OUTSTD_LOGIC);ENDmux4;ARCHITECTURErt1OFmux4ISBEGINPROCESS(input,sel)BEGINIF(sel=”00”)THENY<=input(0);

5、ELSIF(Sel=”01”)THENY<=input(1);ELSIF(Sel=”10”)THENY<=input(2);ELSEY<=input(3);ENDIF;ENDPROCESS;ENDrt1;IF语句不仅可用于选择器设计，还可用于比较器，译码器等进行条件控制的逻辑设计。IF语句中至少应有一个条件句，条件句必须由布尔表达式构成，条件表达式中能使用关系运算操作及逻辑运算操作的组合表达式。IF语句颠倒条件判别次序，会引起在综合时逻辑功能的变化，即IF语句判别条件不可颠倒。IF语句中，先处理最起始的条件；如果不满足，再处理下一个条

6、件。一般把条件约束最多的作为起始条件。B、CASE语句CASE表达式ISWhen选择值=>顺序语句；When选择值=>顺序语句；...[WhenOTHERS=>顺序语句；]ENDCASE；选择值可以有四种不同的表达方式：单个普通数值，如6。数值选择范围，如(2TO4)，表示取值为2、3或4。并列数值，如35，表示取值为3或者5。混合方式，以上三种方式的混合。例用CASE语句描述4选1多路选择器。LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYMUX41ISPORT(S1，S2：INSTD_L

7、OGIC；A，B，C，D：INSTD_LOGIC；Z：OUTSTD_LOGIC)；ENDENTITYMUX41；ARCHITECTUREARTOFMUX41ISSIGNAS：STD_LOGIC_VECTOR(1DOWNTO0)；BEGINS<=S1&S2；PROCESS(S，A，B，C，D)ISBEGINCASESISWHEN"00"=>Z<=A；WHEN"01"=>Z<=B；WHEN"10"=>Z<=C；WHEN"11"=>Z<=D；WHENOTHERS=>Z<='X'；ENDCASE；ENDPROCESS；ENDARCHITECT

8、UREART；(1)条件句中的选择值必须在表达式的取值范围内。(2)除非所有条件句中的选择值能完整覆盖CASE语句中表达式的取值，否则最末一个条件句中的选择必须用“OTHERS”表示。(3)CASE语句中每一条语句的选择