EDA课程设计--数字电子时钟

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1、EDA课程设计一．课程题目与要求1．题目：数字电子时钟2．要求：1）能显示周、时、分、秒，精确到0.1s2）可自行设置调节时间3）可设置闹铃，并且对闹铃时间长短可控制二．设计思路一）设计框图二）设计思路：1.根据分频原理设计出十进制、六进制、二十四进制、七进制来组成0.1s，秒，分，时，周。2.增加一个时间设置模块，通过输入一次控制信号使分、时、周加一，即给分、时、周一个clk信号，这样可以设置三个控制信号：分、时、周clk信号，按一次给相应信号加一个clk，并用一个或门把前一级的进位信号和时间设置模块产生的clk连起来一起控制计数器。3.闹铃可以通过时间匹配时输出高电平给闹铃使其发出声

2、音，闹铃设置也是给出几个控制信号通过输入脉冲形成一个已定时间，在响铃允许下对比当前时间，若匹配则输出高电平，另外加一个闹铃设置使能信号，在设置闹钟时间时闹铃不能对比时间。闹铃长短可通过一个计数器来实现，持续输出高电平直到计数器达到所设秒数。一．设计模块简介1.秒模块注释：第一个Ti10代表0.1s，时用一个十进制计数器实现的，第二个Ti10代表秒的个位，也是一个十进制，逢十进一，向秒的十位进一（Ti6的clk），Ti6代表代表秒的十位，是6进制计数器，这样便组成60进制，精度为0.1s的秒模块。2.分模块注释：Ti10代表分的个位，是一个十进制计数器，逢十进一，向分的十位进一（Ti6的c

3、lk），Ti6代表分的十位，是一个六进制计数器，这样便组成了60进制的分模块。3.时模块注释：这是一个五位字宽的计数器，来一个clk信号，计数器自加一，一直加到23复位为0，因此便组成了一个24进制的时模块。1.周模块注释:这是一个由七进制构成的周模块，从0-6代表星期一到星期天。2.时分位模块注释：这是一个把时模块的个位、十位分开的模块，由于设置闹钟时要设置它的时的个位、十位，所以这个模块实现的就是分开时的两位数。3.调时模块注释：这是一个调节时间的模块，当en为“1”时，按一次M（H或W）就给分（时或周）模块加一分，即M1（H1或W1）输出“1”，这个再给分（时或周）模块一个clk信

4、号。4.闹钟设置模块注释：这个是闹钟设置模块，当en为“1”时，按一次H（M）即时（分）加一小时（一分钟），enout是闹钟的对比模块的使能信号，当其为“1”时，闹钟的时间匹配模块才开始工作，H1、H2分别是所设闹钟的小时的个位、十位，M1、M2为分的个位、十位，用于与当前时间比较，一致则闹钟起振。1.闹钟时间匹配比较模块注释：当从闹钟设置模块得到的时间和当前时间一样时Qout输出“1”给扬声器使其发出声音。En为接收闹钟设置模块enout信号来决定其是否工作，mode为闹钟时长设置接收引脚。2.闹钟时长选择模块注释：当sel引脚输入一个脉冲信号时，pout信号加“1”，一共有四种模式：

5、5、10、15、20可供选择。时长选择可通过程序改变（0-31）。二．模块具体程序及仿真图1.十进制1）程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYTI10ISPORT(CLK:INSTD_LOGIC;RST:INSTD_LOGIC;CK:OUTSTD_LOGIC;TIME10:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDTI10;ARCHITECTUREONEOFTI10ISSIGNALTIM10:STD_LOGIC_VECTOR(3DOWNTO0)

6、:="0000";BEGINPROCESS(CLK)BEGINIF(RST='1')THENTIM10<="0000";ELSEIF(CLK'EVENTANDCLK='1')THENIF(TIM10="1001")THENTIM10<="0000";CK<='1';ELSETIM10<=TIM10+‘1’;CK<='0';ENDIF;ENDIF;ENDIF;ENDPROCESS;TIME10<=TIM10;ENDONE;2）仿真图说明：a．ret复位信号，clk时钟信号，ck进位信号b．time10输出信号1.六进制1）程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1

7、164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYTI6ISPORT(CLK:INSTD_LOGIC;RST:INSTD_LOGIC;CK:OUTSTD_LOGIC;TIME:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDTI6;ARCHITECTUREONEOFTI6ISSIGNALTIM6:STD_LOGIC_VECTOR(3DOWNTO0):="0000";BEGI