基于fpga设计的综合技术分析new

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1、基于FPGA设计的综合技术分析何清平刘佐濂广州大学物理与电子工程学院510006AnalysisforSynthesisTechnologyFPGA-BaseddesignHeQingPingLiuZuoLianSchoolofPhysics&Electronic,GuangZhouUniversity,GuangZhou,GuangDong,510006摘要时钟信号的上升沿或下降沿切换，所以1综合的原理综合在FPGA设计中起着决定性作用。本文详同步设计分析容易，没有毛刺困扰，在在FPGA/CPLD设计中，综合就是细分析了RTL代码与RTL电路的映射关系，介时序分析

2、、可靠性、可测试性比异步设绍了DC综合器的综合约束标准，总结出FPGA将硬件描述语言如Verilog、VHDL等描述计简单，适合在控制逻辑中使用。现代综合设计的参考原则。的RTL（RegisterTransferLevel，寄EDA（ElectronicDesignAutomation）关键词存器传输级）设计，转换为可与FPGA/软件都以同步设计为基准做分析的。综合；Verilog；约束CPLD的门阵列基本结构相映射的网表文然而，同步设计中最长的组合逻辑Abstract件，如图1所示。延迟（CriticalPath）将影响整个系统Synthesisisthekeyo

3、perationforFPGAdesign。ThispaperanalyzesindetailthemapbetweenRTL的运行速度。而异步设计中的基于锁存器codeandRTLcircuitfabric,introducesthesynthesis的存储器比触发器占据更小的面积，没有constraintstandardofDCsynthesistool,andgives时钟树的耗电问题，功耗小，适合于规则somereferenceruleforFPGAsynthesisdesign.排列、密度大的存储单元。在控制逻辑中，Keywords则严禁存在异步存储元件，

4、综合工具在综synthesis;Verilog;constraint.合时若综合出锁存器会发出警告。2.2锁存器(latch)与触发器（flip-flop）在FPGA设计中，避免使用锁存器和工艺库是后端支持的厂家提供的标准引言负延触发的触发器，以免给综合和时序逻辑单元库，包含实现逻辑电路所需要的使用硬件描述语言Verilog（或验证带来困难。然而，因编程风格问题具体的基本逻辑单元，如与门、非门和触VHDL）在FPGA（FieldProgrammable经常综合出非预期的锁存器，常见情况发器等，并定义了各逻辑单元的电气特性。GateArray,现场可编程门阵列）器件上

5、有：嵌套if语句；使用不完整的敏感列综合生成的网表文件包含实现设计所需要开发产品或进行产品的原型设计与验证的表（SensitivityList）；条件不完备的的标准逻辑单元的信息。方法可有效降低产品上市风险、降低开case语句。锁存器产生原因往往是在发成本、缩短产品上市周期，已经得到Verilog代码设计时没有为所有输出指定输电子硬件工程师青睐。2RTL代码风格对逻辑综合的影响出状态，综合工具就会使用锁存器保存然而，在FPGA上实现高速或者复杂良好的RTL级代码风格能够在代码综该输出原来的状态。系统的设计时，综合的结果则是系统的合时同时满足时序和资源要求，并保证2.

6、3综合电路的时延问题硬件电路实现方案，它决定着系统的功综合后的网表电路同RTL级代码所描述的2.3.1If与case语句能、性能、时序特性、硬件成本甚至是功能一致。这要求设计者采用正确的设if与case在HDL中被用来进行逻辑条产品的上市时间等。所以，设计者必须计策略，掌握HDL代码的编写风格与综件的判断和信号的选择。在多if结构的语把握影响综合设计的基本因素，制订合合出的电路之间的对应关系，从而设计句中，选择信号的判断是有优先级的，理的逻辑综合策略。本文将从编码风出高质量的代码。在综合出的电路所经过的路径是有区别格、综合基本策略、综合约束的关键参2.1同步设计与异

7、步设计的，这意味着信号上的时延随着优先级数对逻辑综合的影响进行论述，给设计一个规范的FPGA设计尽可能使用同而不同，设计中注意合理处理较大时延者进行综合约束设计提供实用的参考。步设计。同步设计是所有电路动作仅在的选择信号。-181-信息科技中国科技信息2006年第11期CHINASCIENCEANDTECHNOLOGYINFORMATIONJun.2006采用单if和case语句中，各选择信号足这两种约束，但设计规则约束具有更到最终的结果信号所经过的路径是相同高优先级，各约束条件的优先级如表1所的，时延也基本相同。示。图2a、2b、2c说明了if与case语句3