数字逻辑设计及应用复习课ppt培训课件

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1、数字逻辑设计及应用复习课试卷构成：1填空（12×2＝24分）2逻辑函数化简（2×6＝12分）3,4,5,6,7分析设计题（52分）8Verilog设计（1×12＝12分）1掌握常用二-十、二-八、二-一十六进制的转换掌握基本逻辑运算，原码，反码，补码各种常见编码，8421码等各种基本逻辑运算1.数字逻辑基础2课后练习1.3.131、熟悉逻辑代数常用基本定律、恒等式和规则。反演律等2、掌握逻辑代数的变换和卡诺图化简法；2.逻辑代数与硬件描述语言基础42.1.4用代数法化简下列各式(3)解：52.2.3用卡诺图化简下列各式（6）61、熟练

2、掌握基本逻辑门（与、或、与非、或非、异或门）、三态门、OD门（OC门）和传输门的逻辑功能。2、正负逻辑的相关关系3.逻辑门电路73.5.1正负逻辑问题1.正负逻辑的规定0110正逻辑负逻辑3.5逻辑描述中的几个问题正逻辑体制:将高电平用逻辑1表示，低电平用逻辑0表示负逻辑体制:将高电平用逻辑0表示，低电平用逻辑1表示8ABL110100010001___与非门ABL001011101110某电路输入与输出电平表ABLLLHLHHHLHHHL采用正逻辑___或非门采用负逻辑与非或非负逻辑正逻辑2.正负逻辑等效变换与或非非91.熟练

3、掌握组合逻辑电路的分析方法和设计方法数字电路的分类，时序逻辑电路与组合逻辑电路的区别2.掌握编码器、译码器(138)、数据选择器(151)、数值比较器和加法器的逻辑功能及其应用；3.学会阅读MSI器件的功能表，并能根据设计要求完成电路的正确连接。4组合逻辑电路104.4.6用译码器74HC138和适当的逻辑门实现函数F=11用一片74HC138实现函数首先将函数式变换为最小项之和的形式在译码器的输出端加一个与非门，即可实现给定的组合逻辑函数.124.4.21应用74HC151实现如下逻辑函数13图4-22例4-6之逻辑图需要注意的是，

4、因为函数F中各最小项的标号是按A、B、C的权为4、2、1写出的，因此A、B、C必须依次加到A2、A1、A0端。141、掌握锁存器、触发器的电路结构和工作原理2、熟练掌握SR触发器、JK触发器、D触发器及T触发器的逻辑功能3、正确理解锁存器、触发器的动态特性5锁存器和触发器152、熟练掌握时序逻辑电路的分析方法1、熟练掌握时序逻辑电路的描述方式及其相互转换。3、熟练掌握时序逻辑电路的设计方法4、熟练掌握典型时序逻辑电路计数器、寄存器、移位寄存器的逻辑功能及其应用。6.时序逻辑电路的分析与设计16习题计数器的进制（模）与触发器个数的关系，

5、编码位数与编码总数的关系161组成的计数器的分析（状态图）与判断（几进制）17(1)异步二进制计数器---4位异步二进制加法计数器①工作原理1、二进制计数器18结论:计数器的功能：不仅可以计数也可作为分频器。19如考虑每个触发器都有1tpd的延时，电路会出现什么问题？异步计数脉冲的最小周期Tmin=ntpd。（n为位数）206.2.5分析图所示同步时序电路，写出各触发器的激励方程、电路的状态方程组和输出方程，画出状态表和状态图。2174LVC161逻辑功能表输入输出清零预置使能时钟预置数据输入计数进位CEPCETCPD3D2D1D0Q

6、3Q2Q1Q0TCL××××××××LLLLLHL××↑D3D2D1D0D3D2D1D0*HHL××××××保持*HH×L×××××保持*HHHH↑××××计数*CR的作用？PE的作用？22例6.5.1试用74LVC161构成模216的同步二进制计数器。23使用VERILOGHDL完成同步9进制计数器设计modulem9(CP,CR,Q);//模块名（端口）inputCP,CR;//定义输入信号output[3:0]Q;//定义输出信号reg[3:0]Q;//数据类型说明always@(posedgeCPornegedgeCR)//定

7、义触发条件if(~CR)Q<=4‘b0000;//异步复位else//时钟上升沿有效beginif(Q>=4‘b1000)Q<=4’b0000;//定义计数范围elseQ<=Q+1‘b1;//定义计数过程endendmodule24存储器、复杂可编程逻辑器和现场可编程门阵列掌握半导体存储器字、位、存储容量、地址、等基本概念。252、掌握由555定时器组成的多谐、单稳、施密特触发器的电路、工作原理及外接参数及电路指标的计算。1、正确理解多谐振荡器、单稳态触发器、施密特触发器的电路组成及工作原理。8脉冲波形的变换与产生26DA转换与参考值

8、的关系AD转换器的分类方法9模数与数模转换器积分型、逐次逼近型、并行比较型/串并行型、∑-Δ调制型、电容阵列逐次比较型压频变换型27THANKS祝大家考出理想成绩28