基于ip核的soc设计关键技术研究

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1、西安电子科技大学博士学位论文基于IP核的SOC设计关键技术研究姓名：史江义申请学位级别：博士专业：微电子学与固体电子学指导教师：郝跃20070301摘要摘要随着SOC技术的快速发展，对IP核提出了越来越多的规范化、标准化、鲁棒性要求，尤其IP核接口时序的柔性适应能力、IP核参数化可配置能力已经严重制约了SOC技术的发展。论文研究了当前SOC设计中面临的接口时序瓶颈、IP功能定制等关键问题，提出了可复用IP核的TPCR(时序弹性接口)技术(包括弹性接口技术、接口再同步技术)、结合IP核参数化可配置设计技术，在USB2．0IP核(863项目)、8位嵌入式微处理器IP核(校企合作项目)等设计工程中

2、，进行了相关的技术验证。首先，论文研究了可复用IP核的弹性接口技术，提出了TPCRIP核模型。传统IP核接口时序约束缺乏弹性，导致SOC集成时序收敛周期很长，甚至无法收敛，采用参数化可配置设计方法，并通过建立TPCRIP核模型，可以有效地解决传统IP核的时序接口困扰。TPCRIP核模型由弹性延迟单元和再同步单元组成，其中，弹性延迟单元规范了IP核的接口时序约束，使得SOC集成者能够在设计的各个阶段，估算IP核的时序裕度，并能够在集成时无缝集成到SOC中而无需加入粘合逻辑；而再同步单元增加了IP核接口在不同时钟域和异步信号之间的桥接功能，保证IP核能够可靠地完成异步数据的传输。另外，弹性延迟单

3、元中的数字控制端采用参数化可配置设计，数字控制端的参数值可以在设计的各个阶段自由重置，从而改变IP核接口的延迟，增加IP核接口的时序柔性。基于TPCR模型的IP核设计技术在SOC设计项目中得到实际应用，有效地加速了SOC设计中的时序收敛过程。其次，论文研究了参数化可配置USBIP核的设计(包括PHYIP核和LINKIP核两部分)，探索了L玳KIP核的参数化设计方法。对L烈KIP核的端点定义、端点类型、传送方式、端点的输入／输出存储器、FIFO深度等细分功能都进行了可配置参数定义，通过参数配置实现功能裁减。对AP数据接口采用再同步技术，隔离了USB时钟域和AP时钟域，使得IP核可以平滑连接到A

4、P模块，支持多时钟域工作，拓展了AP端部件的选择范围。AP接口总线、UTMI数据总线也采用参数实现可配置设计，通过修改参数设定即可匹配接口时序不同的IP核，从而完成IP核间的通讯。所设计的可配置L玳KIP核，通过改变参数设置，其最小配置可以裁减至仅支持1个通用端点和每端点支持1种传送方式，而最大配置则可扩展到支持15个通用端点和每端点支持4种传送方式。另外，PHYIP核和LINKIP核接口均采用弹性延迟技术，在IP核内部即可实现接口延迟的调整，减轻了因接口延迟不匹配而带来的设计困扰。为了验证了TPCRIP核设计技术和参数化可配置设计技术，论文基于SMICO．25¨mCMOS工艺，进一步完成了

5、PHYIP核和L跗K基丁．IP核的SOC设计关键技术研究IP核的版图设计和流片实验。结果表明，采用TPCR设计方法，该USBIP核接口时序范围较宽、能够适应更多的外部IP时序，参数化配置使得IP核电路规模可伸缩，较好地匹配不同的应用需求。再次，鉴于嵌入式处理器是应用广泛的核心IP核，是参数化可配置设计技术和TPCRlP核设计技术的关键应用之一，论文设计了一款8位可配置嵌入式微处理器IP核——XDMARC，其内核包括ALU单元、通用寄存器堆、指令译码器等，兼容AVR指令集。通过参数化配置，其最小配置可以裁减至大约8000门(支持基本AVR指令和GPIO)，而最大配置可扩展至20000门以上(支

6、持AVR扩展乘法指令、更多外设)。仿真表明，在SMIC0．25pmCMOS工艺条件下，其最小配置性能可达200MIPS。外围部件采用参数化开关设计，通过参数设置，能够选择IP核支持的指令集，裁减IP核的功能和外设。另外，采用TPCR技术进行了IP核接口设计，其延迟参数可以根据集成环境的要求在系统设计阶段、仿真验证阶段、版图布图阶段修改，使得XDMARC对总线架构的适应性更广，在布局布线时自由度更大，减少SOC集成者因为信号间的相对延迟收敛要求而带来的设计反复。最后，对所设计的USBIP核、XDMARCIP核和其它IP核(UAl玎、SRAM等)进行了SOC集成验证，结果表明，采用TPCR设计技

7、术可以有效地加速SOC设计中的时序收敛过程，提高IP核接口时序适应能力；采用参数化配置，IP核电路规模具有较好的伸缩性，能够匹配不同的应用需求，增强IP核的可重用性，灵活控制SOC的设计和制造成本。关键词：SOC设计IP核复用时序弹性接口(TPCR)弹性延迟多时钟域再同步Abstract3WiththerapiddeVelopmentofSOC(SyStem◇naChip)，IPcoresmustmeetth