基于cpld的数字电子钟设计报告

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1、EDA实验室CPLD原理及应用课程学习报告学生姓名：郑国安同组者姓名：柯晶晶23EDA实验室目录引言4一：VHDL的概述4第一章各模块设计7一设计要求及目的71.1设计要求71.2目的7二各程序模块设计说明及仿真72.160进制计数器72.224进制计数器：112.38进制计数器：132.4花样闹钟：15第二章设计过程及结论21一设计过程：21二测试及结论：22三学习心得：2323EDA实验室内容简要本次CPLD课程学习的主要任务是灵活地运用CPLD相关知识、基本的VHDL硬件描述语言编程得到我们想要的器件以实现我们所预

2、期的功能，最终设计出产品——数字电子钟。实现的基本功能是时、分、秒在数码管上的显示和分钟、小时的校准，扩展部分有以下几点：整点报时、定时闹钟、定时花样闹钟。23EDA实验室引言一：VHDL的概述硬件描述语言（hardwaredescriptionlanguage，HDL）是电子系统硬件行为描述、结构描述、数据流描述的语言。目前，利用硬件描述语言可以进行数字电子系统的设计。随着研究的深入，利用硬件描述语言进行模拟电子系统设计或混合电子系统设计也正在探索中。国外硬件描述语言种类很多，有的从Pascal发展而来，也有一些从C语

3、言发展而来。有些HDL成为IEEE标准，但大部分是企业标准。VHDL来源于美国军方，其他的硬件描述语言则多来源于民间公司。可谓百家争鸣，百花齐放。这些不同的语言传播到国内，同样也引起了不同的影响。在我国比较有影响的有两种硬件描述语言：VHDL语言和VerilogHDL语言。这两种语言已成为IEEE标准语言。电子设计自动化（electronicdesignautomation，EDA）技术的理论基础、设计工具、设计器件应是这样的关系：设计师用硬件描述语言HDL描绘出硬件的结构或硬件的行为，再用设计工具将这些描述综合映射成与

4、半导体工艺有关的硬件配置文件，半导体器件FPGA则是这些硬件配置文件的载体。当这些FPGA器件加载、配置上不同的文件时，这个器件便具有了相应的功能。在这一系列的设计、综合、仿真、验证、配置的过程中，现代电子设计理论和现代电子设计方法贯穿于其中。以VHDL语言表达设计意图，以FPGA作为硬件实现载体，以计算机为设计开发工具，以EDA软件为开发环境的现代电子设计方法日趋成熟。在这里，笔者认为，要振兴我国电子产业，需要各相关专业的人士共同努力。HDL语言的语法语义学研究与半导体工艺相关联的编译映射关系的研究，深亚微米半导体工艺

5、与EDA设计工具的仿真、验证及方法的研究，这需要半导体专家和操作系统专家共同努力，以便能开发出更加先进的EDA工具软件。软件、硬件协同开发缩短了电子设计周期，加速了电子产品更新换代的步伐。毫不夸张地说，EDA工程是电子产业的心脏起搏器，是电子产业飞速发展的原动力。本书从应用的角度向国内广大读者介绍VHDL编程技术，让大家掌握HDL编程，了解FPGA结构，学会使用EDA工具，为集成电路前端设计打下基础。23EDA实验室二：设计方案及分析数字钟组成框图：时译码显示分译码显示秒译码显示24进制小时计数器60进制小时计数器60进

6、制小时计数器或门或门ENRESETCP设计分析：数字电子钟由2个60进制的计数器，1个24进制的计数器共3个基本模块构成，3个计数器用一个时钟信号CP（1Hz）,为同步8421BCD码输出的计数器。23EDA实验室数字钟组成框图中两个或门的输出分别接60进制分计数器和24进制小时计数器的时钟输入端。在控制端（Adj_Hour、Adj_Min）的作用下，每产生一个脉冲信号，使各自或门输出端所接的计数器加1计数，从而实现对小时和分钟的校正。正常计数时，计数时钟信号来自低位计数器的进位输出，即秒计数器到59秒时，产生输出信号使

7、分计数器加1，分、秒计数器同时达到最大值（59分59秒）时，产生输出信号使小时计数器加1.数字钟的层次结构图：数字钟顶层模块小时计数器分计数器秒计数器十进制计数器六进制计数器六进制计数器十进制计数器逻辑设计：实现上述功能的VHDL程序将在后面的章节中一一介绍。整个程序分为2个层次4个模块，底层由3个模块组成，即六进制计数器模块、十进制计数器模块和24进制计数器模块。顶层有一个模块，它调用底层的3个模块完成数字钟的计时功能。其中，底层的六进制计数器模块和十进制计数器模块分别被调用两次，构成60进制的秒计数器和分计数器。23

8、EDA实验室第一章各模块设计一设计要求及目的1.1设计要求1.1.1在EDA实验箱的数码管上，显示时钟的小时、分钟和秒；1.1.2具有时、分、秒、计数显示功能，以24小时循环计时；1.1.3具有清零，调节小时、分钟功能；1.1.4当时钟到了整点的时候，蜂鸣器发出声音，时间长度自行设定。1.2目的1.2.1熟练操作MA