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时间:2018-10-20
《流水灯基于verilog语言实现及测试代码》由会员上传分享,免费在线阅读,更多相关内容在行业资料-天天文库。
1、流水灯实验的Testbench报告一、设计源码(顺序方法)moduleled(inputclk,inputrstn,outputreg[3:0]led);parameterT1s=4'd10;reg[3:0]cnt_1s;always@(posedgeclkornegedgerstn)if(!rstn)begincnt_1s<=0;endelseif(cnt_1s==T1s)begincnt_1s<=0;endelsebegincnt_1s<=cnt_1s+1'b1;endalways@(posedgeclkorne
2、gedgerstn)if(!rstn)beginled<=4'hf;endelseif(led==4'hf)beginled<=4'he;endelseif(cnt_1s==T1s)beginled<={led[2:0],1'b1};endendmodule二、测试代码`timescale1ns/1nsmoduleled_tb();regclk;regrstn;wire[3:0]led;parameterCYCLE=20;parameterRST_TIME=3;ledu(.clk(clk),.rstn(rstn),.
3、led(led));initialbeginclk=0;forever#(CYCLE/2)clk=~clk;endinitialbeginrstn=1;#CYCLE;rstn=0;#(CYCLE*RST_TIME);rstn=1;endendmoduleTestbench设计的几个步骤:1、设定时间标尺、timescale;2、定义信号类型,与输入对接的reg,与输出对接的wire;3、对待测设计的顶层模块进行例化,即将testbench与待测设计接口对接;4、给输入接口产生激励。一、结果分析老师的源代码中设置的流水
4、灯跳转周期是1S钟,但是在仿真的过程中,1S实在是太漫长了,所以我将跳转周期改为10个时钟周期了。根据testbench可知,第一个时间周期结束,拉低复位信号。复位信号产生低电平,always块得到反应,led=4’hf(即1111);每次clk上升沿的时候always都会响应,但是rstn为低电平时,计数的变量cnt_1s会一直清零,led一直处于全灭状态。我在TESTBENCH中设置的rstn拉低持续3时钟周期,3时钟周期后,rstn会变成高电平,在下一个clk上升沿,always又开始响应,根据设计当led原状
5、态为1111,触发后会跳转为1110,即第一个led亮。之后,按设计初衷应该是每过10个时钟周期,led产生一次流水式变化,但实际情况并非如此。我们可以看到上图中黄线位置,led由0111经过10个时钟周期后变成1111,但是1111只持续了一个周期就变成了1110.原来,在第二个always中有这么一句elseif(led==4'hf)beginled<=4'he;end虽然计时变量cnt_1s未满足条件,但是led==1111,仍然会使led发生改变。而且led==1111时,led是处于全灭状态,作为流水灯应该
6、是不希望全灭状态的出现,第四个灯亮完,应该马上跳转到第一个灯。即便如此在实物电路中,这并不会影响功能的实现,因为多出的这一个时钟周期仅为20ns,人的肉眼根本无法识别。一、程序优化试想如果这不是一个流水灯实验,而是一个对精度有很高要求的电路,不允许出现这么一段全1的状态,那么程序该如何修改?其实led全为1的状态,主要是由于第二个always模块产生,所以只用修改第二个always的内容,下面是我修改后的代码,和运行结果。这段代码主要的关键就在于阻塞赋值。修改后:运行结果:对比运行结果,我们很容易发现,led没有再出
7、现全1的状态,而是标准的按照10个时钟周期跳转一次,达到预期效果。
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