modelsim中文教程

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1、典型的PLD设计流程1系统产品设计规范典型的PLD流程设计输入RTL仿真设计综合门级仿真布局和布线时序分析系统上验证修改设计2典型的PLD设计流程设计输入设计的行为或结构描述RTL仿真(ModelSim)功能仿真验证逻辑模型(没有使用时间延迟)可能要求编辑设计综合把设计翻译成原始的目标工艺最优化合适的面积要求和性能要求布局和布线映射设计到目标工艺里指定位置指定的布线资源应被使用3典型的PLD设计流程门级仿真(ModelSim)时序仿真验证设计一旦编程或配置将能在目标工艺里工作可能要求编辑设计时序分析验证合乎性能规范可能要求编辑设计版图设计仿真版图

2、设计在板编程和测试器件4ModelSim概览5ModelSim仿真工具由Model技术公司开发工业上最通用的仿真器之一可在Verilog和VHDL仿真OEM版本允许Verilog仿真或者VHDL仿真ModelSim产品ModelSim/VHDL或者ModelSim/VerilogOEMModelSim/LNL许可Verilog或者VHDL，但是不同时许可ModelSim/PLUS设计者能立刻混合仿真Verilog和VHDLModelSim/SE首要的版本PLUS的所有功能连同附加功能7ModelSimOEM功能提供完全的标准‘87VHDL‘93V

3、HDLIEEE1364-’95VerilogSDF1.0-3.0VITAL2.2bVITAL‘95易用的界面通用的平台8用ModelSim仿真9课程安排基本的仿真步骤用户界面功能仿真Quartus输出仿真文件时序仿真Model技术公司的ModelSimmain主窗口:structure结构窗口process处理窗口:Signal&variable信号和变量窗口dataflow数据流窗口source源窗口Wave&list波形和列表窗口11ModelSim实现方法交互式的命令行(Cmd)唯一的界面是控制台的命令行,没有用户界面用户界面(UI)能接受

4、菜单输入和命令行输入课程主要讨论批处理模式从DOS或UNIX命令行运行批处理文件不讨论12基本仿真步骤1建立库2映射库到物理目录3编译源代码-所有的HDL代码必须被编译-Verilog和VHDL是不同的4启动仿真器5执行仿真131建立ModelSim库UI)从主菜单里面:Design->CreateaNewLibraryCmd)从main,记录窗口:ModelSim>vlib<库名>14ModelSim库包含编译设计单元的目录VHDL和Verilog都被编译到库里两个类型Working(缺省值work)包含当前被编译的设计单元编译前必

5、须建立一个working库每个编译只允许一个Resource包含能被当前编译引用的设计单元在编译期间允许多个VHDL库能通过LIBRARY和USE子句引用15ModelSim设计单元主要在一个特定的库中必须有唯一的名字VHDLEntities(实体)PackageDeclarations(包声明)Configurations(结构)VerilogModules(模块)UserDefinedPrimitives(用户定义原语)次要在相同的库里单元可以用一个普通名称VHDLArchitectures(体系)PackagebodiesVerilog没有

6、次要单元16VHDLLibrarystd包含packagesstandard和textio这些packages初学者不要去修改IEEEpure包含唯一IEEE认可的std_logic_1164packages用于仿真加速IEEE包含预编译的Synopsys和IEEE算法包给std_logic的基本类型用于仿真加速VHDL预先确定库17vlib命令建立库缺省值是work_infoany_verilog_moduleany_vhdl_unit_lock_primary.dat_primary.v

7、hdverilog.asm_primary.dat.dat.asmWhere_primary.dat-Verilogmodule或VHDLentity的编码格式_primary.vhd-Verilog端口的VHDLentity陈述.dat-VHDL体系的编码格式verilog.asm和.asm–执行代码文件18建立库(UI)选择anewlibraryonly和输入库名这个命令在局部目录建立一个库子目录->vliblpm_sim19映射逻辑库名必须映射一个逻辑库

8、名到库路径(定位)在库路径里的文件必须已经被编译支持相对的,绝对的,和软件路径名需要库在工作目录里没有定位用vmap命令202映射逻辑