modelsim软件仿真步骤教程

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1、使用ModelSim模擬驗證HDLcode1.在模擬前先準備好我們要模擬的電路檔案(VerilogHDL，TestBench,…)2.打開ModelSim，新建一個Project，鍵入Projectname按OK。此處我們的libraryname為defaultlibraryname“work”不必更改。3.然後再加入我們所要模擬的電路檔案(若尚未準備，可開啟新檔案再將code鍵入)選AddExistingFile，將我們已編輯好的檔案加入。將我們所需要的檔案加入，按Browse選擇我們所需檔案count.v,count_test.vt)，按下OK。再將先前所開啟的

2、增加檔案的視窗關閉，按close。3.按下compileall。Compile成功沒有顯示出錯誤訊息,則開始模擬波形4.按下Simulation,選擇檔案所在的Library(work),點選TestBench的ModuleNamet_Gap_finder按OK3.承接上步驟將會跳出以下視窗，若要將所有訊號加入波型中觀察則選擇在testbench的modulename:count_tst按滑鼠右鍵選擇®Add®AddtoWave。3.在波型畫面按下RunAll開始模擬跑完後會跳出下面視窗選擇否則可觀察模擬波形，若按下是則會將ModelSim關閉。4.觀察波形圖是否與

3、功能符合,若與設計不符則修改設計並重複執行Step4到Step8Testbench語法`timescale1ps/1ps前面的1ps代表程式中最小的時間單位後面的1ps代表運算的精準度modulecount_tst();testbench命名括號內不用加I/Oregclk;將Input設為regreg[7:0]in;regreset;regstart;regload;wire[3:0]num;Output設為wirecounti1(將要測試的HDL名字寫進來，il只是一個隨便的命名.clk(clk),將HDL的port和testbench的port做連接.in(in

4、),.num(num),.reset(reset),.start(start),.load(load));initialclk=0;initial為只執行一次的訊號，clk訊號一開始為0initial#150000$finish;經過150ns結束模擬alwaysalways用在重複性的訊號clock就是一種begin設定每5nsclk訊號反向#5000clk=!clk;endinitial設定in訊號為01101101beginin=8'b01101101;endinitial設定reset訊號一開始為0，經過10ns為1，begin再經過10ns又變為0rese

5、t=1'b0;reset=#100001'b1;reset=#100001'b0;endinitialbeginload=1'b0;load=#300001'b1;load=#100001'b0;endinitialbeginstart=1'b0;start=#600001'b1;endendmodule