可编程器件eda技术与实践试卷10

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1、华北航天工业学院试题课程名称：可编程器件EDA技术与实践试卷种类：期末考试（A）卷，共5页班级：姓名：学号：成绩：———————————————————————————————一二三四五一．填空题（20分）1．基于可编程器件EDA技术主要包括四大要素，分别为、、、。2．可编程器件分为和。3．CPLD的基本结构是由、和三部分组成。4．FPGA由、和三种可编程电路和一个结构的配置存储单元组成。5．CPLD中的逻辑单元是大单元，适合系统；FPGA的逻辑单元是小单元，适合系统。6．根据数字系统的功能定义，可将整个系统划分为两个子系统：和。7．MAX＋PLUSII支持的设计输入

2、方法有，，。8．MAX＋PLUSII的设计项目的校验包括、、、。9．VHDL语言设计文件的扩展名为；波形输入文件的扩展名为；仿真通道文件的扩展名为；二、简答题（20分）1.设计时怎样选择CPLD和FPGA芯片？2.说明用原理图输入方法设计电路的详细流程。2001.说明端口模式INOUT和BUFFER有何异同点。2.简述元件例化语句的作用，组成及格式。三．简答题（20分）1.根据下面的VHDL语句，描述出相应的电路原理图。LIBRARYieee;USEieee.std_logic_1164.ALL;USEieee.std_logic_unsigned.ALL;ENTIT

3、Ycfq_1ISPORT(d，cp:INstd_logic;q，nq:OUTstd_logic);ENDcfq_1;ENDar_4;ARCHITECTUREar_4OFcfq_1ISBEGINPROCESS(CP)BEGINIFcp=′1′THENq<=d;nq<=NOTd;ENDIF;ENDPROCESS;2.写出下面电路的结构体。200四．改错题（20分）找出下面VHDL程序中的错误，并加以改正。entitymany_errorsisporta:bit_vector(3to0)；b:outstd_logic_vector(0to3)；c:inbit_vector(

4、6downto0)；)endmany_errorsarchitecturenot_so_goodofmany_errorsbeginmy_label：processbeginifc=x”F”thenb<=aelseb<=‘0101’；endifendprocess；endnot_so_good五．编程题（20分）1．已知半加器和两输入或门的VHDL描述如下程序所示，试根据原理图采用元件例化的方法，描述一个1位全加器的逻辑功能。200libraryieee;useieee.std_logic_1164.all;ENTITYh_adderisport(a,b:inbit;

5、co,so:outbit);endh_adder;architectureoneofh_adderisbeginso<=NOT(axor(NOTb));co<=aANDb;endone;libraryieee;useieee.std_logic_1164.all;ENTITYor2isport(a,b:inbit;c:outbit);endor2;architectureoneofor2isbeginc<=aorb;endone2．试用CASE语句描述3-8译码器74LS138的逻辑功能说明：（1）输出为低电平有效；（2）4LS138有3个附加控制端G1、G2A和G2

6、B，当G1＝1，G2A+G2B=0时，译码器处于工作状态，否则译码器被禁止，所有输出端均被封锁为高电平。200