数字逻辑第3次实验报告

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1、数字逻辑实验报告三年级、专业、班级计算机科学与技术6班姓名李航实验题目编码器实验实验时间2014.5.21实验地点DS1410实验成绩实验性质√验证性□设计性□综合性教师评价：□算法/实验过程正确；□源程序/实验内容提交□程序结构/实验步骤合理；□实验结果正确；□语法、语义正确；□报告规范；其他：评价教师签名：一、实验目的1．学习TD-DS-MAXⅡ扩展板的使用方法；2．熟悉QuartusⅡ集成环境的使用方法；3．掌握编码器的工作原理，学习使用VHDL语言设计的方法。二、实验项目内容本实验使用VHDL语言设计一个8线-3

2、线优先编码器，进行仿真、引脚分配并下载到MAXII进行功能验证。三、实验过程或算法（源程序）2.1.1．运行QuartusⅡ软件，选择菜单File→NewProjectwiWizard建立一个新工程。工程名称及顶层文件名称为CODER，器件设置对话框中选择EPM240T100C5芯片，完成新工程的建立。2．选择File→New菜单，创建VHDL描述语言设计文件，打开文本编辑器界面。3．在文本编辑器界面中编写VHDL程序，代码如下：--8线－3线优先编码器的设计：CODER.VHDLIBRARYIEEE；USEIEEE.S

3、TD_LOGIC_1164.ALL；ENTITYCODERISPORT(DATAIN:INSTD_LOGIC_VECTOR(0TO7)；DOUT:OUTSTD_LOGIC_VECTOR(0TO2))；ENDENTITYCODER；ARCHITECTUREBEHAVOFCODERISSIGNALSINT:STD_LOGIC_VECTOR(4DOWNTO0)；BEGINPROCESS(DATAIN)BEGINIF(DATAIN(7)='1')THENDOUT<="111"；ELSIF(DATAIN(6)='1')THENDO

4、UT<="011"；ELSIF(DATAIN(5)='1')THENDOUT<="101"；ELSIF(DATAIN(4)='1')THENDOUT<="001"；ELSIF(DATAIN(3)='1')THENDOUT<="110"；ELSIF(DATAIN(2)='1')THENDOUT<="010"；ELSIF(DATAIN(1)='1')THENDOUT<="100"；ELSEDOUT<="000"；ENDIF；ENDPROCESS；ENDARCHITECTUREBEHAV；4．选择File→SaveAS菜单，将

5、创建的VHDL设计文件名称保存为工程顶层文件名CODER.VHD。5．选择Processing→CompilerTool菜单，编译源文件。编译无误后建立仿真波形文件CODER.VWF，选择Processing→SimulatorTool菜单进行仿真。6．分析仿真结果，仿真正确后选择Assignments→AssignmentEditor菜单，对工程进行引脚分配。引脚名称引脚顺序引脚名称引脚顺序DATAIN[0]PIN_1DATAIN[6]PIN_7DATAIN[1]PIN_2DATAIN[7]PIN_8DATAIN[2]

6、PIN_3DOUT[0]PIN_17DATAIN[3]PIN_4DOUT[1]PIN_19DATAIN[4]PIN_5DOUT[2]PIN_21DATAIN[5]PIN_67．选择Processing→CompilerTool菜单，点击“Start”按钮对此工程进行编译，生成可以配里到CPLD的POF文件。8．利用TD-DS实验箱及TD-DS-MAXⅡ扩展板，如图2-2-1所示进行实验接线，将ByteBlasterⅡ下载电缆插入TD-DS-MAXⅡ扩展板的下载接口中。9．仔细检查确保接线无误后打开电源。10．在Quart

7、usⅡ软件中，选择Tools→Programmer菜单在编程配置界面中对芯片进行配置。11．配置完成后拨动逻辑电平开关，观察LEO显示的数字，验证译码器的正确性。2.2.实验步骤与实验2.1相似；引脚分配图和连线图如下：LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYDECODER7ISPORT(BCD4:INSTD_LOGIC_VECTOR(3downto0)；--四位BCD码输入LED7:OUTSTD_LOGIC_VECTOR(6downto0))；--七位输出ENDENTI

8、TYDECODER7；ARCHITECTUREBCD_LEDOFDECODER7ISBEGINPROCESS(BCD4)BEGINCASEBCD4IS--gfedcbaWHEN"0000"=>LED7<="0111111"；WHEN"0001"=>LED7<="0000110"；WHEN"0010"=>LED7<="