7.5数字电路设计举例

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1、7.5数字电路设计举例7.5.1数字系统的实现方法l数字系统的实现方法大致有以下几种①采用通用的集成逻辑器件（一般为多片、MSI）组成传统方法。实际应用比较广泛。目前仍被使用。其弊端：①系统的性能需待电路搭建完毕，才可测试；设计、调试难度大，研制周期长不利于新产品抢占市场！。②设计过程中，设计者的灵活性很小；搭成的系统所需芯片种类多、数量大（而且一旦不成功，需要改变设计，原有的印制电路板甚至包括器件都将全部报废），因此，系统的体积和成本都很大。②采用单片机作为核心来实现特点：所用器件少，使用灵活，也得到广泛应用。但，工作速度较低。因为，在单片机中指令必须被逐条执行－－顺序执行

2、（而硬件是可以并发执行的），所以此法不如其它方法直接采用硬线逻辑的方法速度快．具体实现方法，将在后续课程《单片机》中介绍。①采用复杂PLD（CPLD或FPGA）实现——一个复杂的数字系统，只需一片或几片即可实现特点：系统体积小、功耗低、可靠性高、易于进行修改、速度较高等优点。∴成为当今实现数字系统的首选方案。②设计功能完整的数字系统芯片此法可以看作是上一种方法的延伸/升级．（用一片系统级芯片SOC实现）无论是用CPLD/FPGA实现还是用系统级芯片SOC实现，都需要借助EDA开发软件来设计，只是后者的芯片集成度更高、功能更加强大，设计更为复杂。借助EDA开发软件，用PLD设计

3、实现电子系统，给数字系统的设计带来了深刻的变革u基于芯片的设计尤其是采用功能极其强大的新型PLD时，而不是对电路板的设计；可以直接通过设计PLD芯片来实现数字系统的功能，将原来由电路板设计完成的大部分功能放在PLD芯片的设计中进行。u设计者的灵活性↑↑；∵允许设计者定义器件的内部逻辑和引脚根据实际情况和要求，自己定义！，同样的芯片可以实现功能各异的数字系统！u系统设计的工作量和难度↓↓因为许多工作已经可以交给开发软件来做了u工作效率↑↑因为设计过程的每一步都可以仿真验证，出现错误可以及时纠正、调整。，加速了新产品的研制过程；u芯片数量↓↓，使系统的体积、功耗↓↓，系统的可靠性

4、↑↑因为芯片的集成度愈来愈高，功能愈来愈强大。作为后续课程的基础，同时也是课程设计的基础，本节着重介绍采用CPLD实现数字系统的方法——着重介绍用VerilogHDL语言建模，借助开发软件进行数字系统设计的方法。7.5.2数字电路设计举例例1.设计一个定时器。（P377Exam7.5.1）要求具有下列功能:复位/启动nRST＂ｎ＂表示低有效：nRST表示信号为0时，Restart暂停/连续定时器完成的功能nPAUSE＂ｎ＂表示低有效：nPAUSE表示信号为0时，PAUSE0×定时器复位（置初始值24）（if“n”，Reset）11定时器开始倒计时减计数，减至零保持不变不同于一

5、般的减计数器！，且令输出Alarm=110定时器暂停计时需设立计数使能控制端（if“n”，PAUSE）[解]（1）设计要求分析实际这里还需要一个振荡器来产生周期性的时钟脉冲而输出Ｑ１Ｑ０也应经过锁存－显示译码电路与数码管相连，Alarm信号则应当送至一个蜂鸣器，以便在定时到点的时候发出提示音。这里都略去。依题意，①减计数器；②nRST相当于“预置数控制”——置数8’h24(BCD码的24D)，低有效——预置数，优先权最高；③nPAUSE相当于“计数使能控制”，低有效——暂停；①设置Alarm输出端，以便提示“定时时间到”。（1）VerilogHDL源程序：moduleTime

6、r24s(nRST,nPAUSE,CP,Alarm,Q1,Q0);inputnRST,nPAUSE,CP;outputAlarm;output[3:0]Q1,Q0;reg[3:0]Q1,Q0;assignAlarm=({Q1,Q0}==0)&nPAUSE;//减计数至0且不要暂停时，提示“定时结束”。//当输出信号时，若按下nPAUSE（=0），也可解除报警。always@(negedgenRSTorposedgeCP)if(~nRST){Q1,Q0}<=8'h24此处若写作“8'd24”则实际将置数为“0001_1000”;//nRST=0,则置数24Delseif(~nP

7、AUSE){Q1,Q0}<={Q1,Q0};//nPAUSE=0,则暂停计数elseif({Q1,Q0}==0){Q1,Q0}<=0;//减计数至0（全0），则停止计数elseif(Q0==0)//个位为0(而十位非0)，需向十位借1，个位变9beginQ1<=Q1-1；Q0<=9;endelse//个位不为0，则只需个位减1Q0<=Q0-1；endmodule（1）ISE仿真测试（Lecture7_5,Ex7_5_1）例1.设计一个电子钟（具有时、分、秒计时；24小时制；可校正分钟、小时）。（要求：见