数字秒表电路设计

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1、数字秒表电路设计一、设计任务设计要求：（1）5V电源供电。（2）数码管显示时间范围为：0~59秒。（3）可自动复位和手动复位，能实现手动调整时间。二、设计方案：1、方案分析论证：启动清零复位电路主要由U6A、U6B、U7B、U7D组成，其本质是一个RS触发器和单稳态触发器。S1控制数字秒表的启动和停止，S2控制数字秒表的清零复位。开始时把S1合上，S2打开，运行本电路，数字秒表正在计数。当打开S1，合上S2键，S2与地相接得到低电平加到U6B的输入端，U6B输出高电平又加到U6A的输入端，而U6A的另一端通过

2、电阻R15与电源相接得到高电平，（此时U6B与U6A组成RS触发器），U6A输出低电加到U7A的输入端，U7A被封锁输出高电平加到U5的时钟端，因U5不具备时钟脉冲条件，U5不能输出脉冲信号，因此U3、U4时钟端无脉冲而停止计数。当S1合上时，打开S2键，S1与地相接得到低电平加到U6A的输入端，U6A输出高电平加到U6B的输入端，U6B输出低电平加至U7B，使U7B输出高电平，因电容两端电压不能跃变，因此在R7上得到高电平加到U7D输入端，U7D输出低电平（进入暂态）同时加到U3、U4、U5的清零端，使得U

3、3、U4的QD---QA输出0000，经U1、U2译码输出驱动U9、U10显示“00”。因为U7B与U7D组成一个单稳态电路，经过较短的时间，U7D的输出由低电平变为高电平，允许U3、U4、U5计数。同时U6A输出高电平加到U7A的输入端，将U7A打开，让3脚输出100KHZ的振荡信号经U7A加到U5的时钟脉冲端，使得U5具备时钟脉冲条件，U5的9、10、7脚接高电平，U5构成十分频器，对时钟脉冲计数。当U5接收一个脉冲时，U5内部计数加1，如果U5接收到第十个脉冲时，U5的15脚（RCO端）输出由低电平跳变

4、为高电平作为U4的时钟脉冲，从而实现了对振荡信号的十分频，产生周期为0.1S的脉冲加至U4的时钟端。U4的9、10、7脚接高电平，当U4接收到来自U5的脉冲时，U4的QD---QA输出0001加到U2的DCBA端，经U2译码输出1001111经电阻R8~R14驱动数码管U10显示，此时数码管显示“1”，当U4计数到1001时，U4的15脚输出高电平接到U7C，经反相后得到低电平，加到U3的时钟脉冲端，U3A不具备时钟脉冲条件，当U4再接收一个脉冲时，U4的输出由1001翻转为0000，此时U4的15脚输出低电

5、平通过U7C反相输出高电平，从而得到一上升沿脉冲加至U3的时钟端，使得U3的QD---QA输出0001加到U1的DCBA输入端，经U1译码输出100111，经电阻R1~R7驱动数码管U9，数码管显示“1”。如此循环的计数，最后数码管U9、U10显示最大值99即9.9秒。　　由集成块、电阻R19、R18、电容C1、C2组成多谐振荡器，当接通电源，电源通过电阻R19与R18对电容C2进充电，当UC2上升到2/3VCC时，集成块的3脚输出低电平，内部三极管导通，C2通电阻R19进行放电，当UC2下降到1/3VCC时

6、，内部三极管截止，集成块的3脚输出高电平，接着电源又通过电阻R19与R18对电容C2进充电，当UC2上升到2/3VCC时，集成块的3脚输出低电平，如此循环的充、放电，3脚输出100HZ的矩形方波信号加到U7A的输入端。2、方框图：3、功能说明：此电路是由8421码十进制计数电路，译码电路，数码显示电路，自动脉冲产生电路与门电路，手动复位电路，手动脉冲产生电路和电源电路八部分组成。数字秒表电路是利用8421码十进制计数电路的计数功能，同时利用译码驱动电路，驱动数码显示电路发光显示数字。其中，自动脉冲产生电路同与

7、门电路组合可以实现0~59的循环计数，手动脉冲产生电路同与门电路组合可以选择0~59的任意数值，手动复位电路实现手动清零。三、电路设计：1、8421码十进制计数电路和与门电路，自动脉冲产生电路，手动脉冲产生电路，自动脉冲产生电路及手动复位电路。A、8421码十进制计数电路采用集成异步十进制计数器74LS90。74LS90是二一五一十进制计数器，将输入时钟脉冲CLK接于CLK0端，并将CLK1端与Q0端相连，便构成8421码集成异步十进制计数器。74LS90的逻辑图如下：二一五一十进制计数器74LS90逻辑图集

8、成异步十进制计数器74LS90的电路图如下：74LS90的功能表如下：2、（1）列出逻辑方程组①列出时钟信号的逻辑表达式CLK1=Q0；CLK2=Q2；CLK0=CLK②激励方程组L0=K0=1；J1=+；K1=1;J2=J1=1;J3=;K3=1③（1）列出状态表：B、秒表的个位是通过将该位计数器的Q3与十位计数器的CLK0相连实现逢9向十位进1的逻辑功能。C、秒表的十位通过将计数器的Q1、Q2相