基本组合电路设计

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1、基本组合电路设计本文由ahtheecho贡献doc文档可能在WAP端浏览体验不佳。建议您优先选择TXT，或下载源文件到本机查看。实验一基本组合电路设计（1）实验目的：熟悉QuartusⅡ的文本输入设计法和原理图输入设计法，学习简单组合电路以及多层次电路的设计、仿真和硬件测试。（2）实验内容：Ⅰ.利用QuartusⅡ完成2选1多路选择器的文本编辑输入。【参考程序】：ENTITYmux21aISPORT(a,b,s:INBIT;y:OUTBITENDENTITYmux21a;ARCHITECTUREoneOFmux21aISBEGINPROCESS(a,b,

2、s)BEGINIFs=‘0'THENy<=a;ELSEy<=b;ENDIF;ENDPROCESS;ENDARCHITECTUREone;);Ⅱ.将实验Ⅰ中的2选1多路选择器生成一个元件mux21a，利用原理图输入设计方法实现图1-1的双2选1多路选择器，并将此文件放在同一目录中。最后进行编译、仿真，并对其仿真波形作出分析说明。图1-1双2选1多路选择器1Ⅲ.对Ⅱ进行引脚锁定及硬件下载测试。建议选择实验电路模式5，用键1PIO0,（引脚号为1）控制s0；用键2（PIO1，引脚号为2）控制s1；a3、a2和a1分别接clock5(引脚号为16)、clock0

3、（引脚号为93）和clock2（引脚号为17）；输出信号outy接扬声器spker（引脚号为129）通过短路帽选择clock5接1024Hz。信号，clock0接256Hz信号，clock2接8Hz信号。最后进行编译、下载和硬件测试实验（通过选择键1、键2、控制s0、s1，可使扬声器输出不同音调）。（3）实验报告：1．实验Ⅱ的原理图。2．实验Ⅱ的仿真波形报告分析说明。3．实验Ⅲ硬件测试的详细实验说明。2实验二基本时序电路设计（1）实验目的：熟悉QuartusⅡ的VHDL文本设计过程，学习简单时序电路的设计、仿真和硬件测试。（2）实验内容：并利用Quart

4、usⅡ进行编辑输入、Ⅰ.用VHDL设计一个带异步复位的D触发器，编译、仿真及硬件测试。建议使用实验电路模式5。Ⅱ.用VHDL设计一个带同步复位的8位锁存器，并利用QuartusⅡ进行编辑输入、编译、仿真及硬件测试。建议使用实验电路模式1,PIO7-PIO0接输入信号（键1、键2控制输入），PIO39-PIO32接输出信号，PIO48(键7)接复位信号，时钟信号接CLOCK0。（3）实验报告：1．给出实验Ⅰ的设计程序、仿真波形报告的分析说明及硬件测试的结果。2．给出实验Ⅱ的设计程序、仿真波形报告的分析说明及硬件测试的结果。3．分析比较两个实验的仿真和硬件测

5、试结果，说明这两种电路的异同点。3实验三7段数码显示译码器设计（1）实验目的：学习7段数码显示译码器的设计；学习VHDL的CASE语句应用。（2）实验原理：7段数码显示译码器是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是二进制的，所以输出表达都是十六进制的，为了满足十六进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD中来实现。图4-1是共阴七段数码管，译码器的输出信号的7位分别接数码管的7个段，高位在左，低位在右。例如当输出信号为“1101101”时，数码管的7

6、个段：g、f、e、d、c、b、a分别接1、1、0、1、1、0、1；接有高电平的段发光，于是数码管显示“5”。注意，这里没有考虑表示小数点的发光管，如果要考虑，需要增加段h，程序中的输出端应改为8位的标准逻辑位矢量。图4-1共阴数码管及其电路（3）实验内容:Ⅰ.用VHDL中的CASE语句设计一个显示十六进制数的7段数码显示译码器，输入是从“0000”～“1111”16个4位二进制数，数码显示的是从‘0’～‘F’16个字符。在QuartusII上进行编辑、编译及仿真，给出其所有信号的时序仿真波形。【部分参考程序】…PROCESS(A)BEGINCASEAIS

7、WHEN"0000"=>LED7S<="0111111";…WHENOTHERS=>NULL;ENDCASE;ENDPROCESS;END;4提示：仿真时可用输入总线的方式给出输入信号仿真数据，仿真波形示例图如图4-2所示。图4-27段译码器仿真波形Ⅱ.引脚锁定及硬件测试。建议选用实验电路模式6，用数码管8显示译码输出（PIO46-PIO40）,键8、键7、键6和键5四位控制输入数据，对译码器的工作性能进行硬件测试。（4）实验报告1.给出实验Ⅰ的完整程序，说明程序中各语句的含义及其整体功能。2.给出实验Ⅰ的时序仿真波形报告及其分析说明。3.给出实验Ⅱ的硬

8、件测试过程及结果的说明。5实验四8位数码扫描显示电路设计（1）实验目的：学习硬件