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1、采用VHDL层次化文件设计一个四位全加器一、实训目的1.巩固VHDL层次化文件设计方法。2.培养应用VHDL层次化文件设计法的技能。二、实训器材计算机与QuartusⅡ工具软件。三、实训指导（一）实训原理4位二进制加法器由4个全加器构成，而全加器又由一个半加器和一个或门构成，半加器的真值表如表5-1所示：表5-1半加器的真值表输入输出absoco0000011010101101半加器的逻辑表达式为：so=NOT(aXOR(NOTb))co=aANDb一位全加器的真值表如表5-2所示：表5-2一位全加器的真值表c_ini1i2fsc_out00000001100
2、10100110110010101011100111111（二）实训步骤1.电路模块划分根据算法分析，4位二进制加法器可由4个全加器构成，画出其原理方框图。全加器原理方框图如图5-1所示。而每个全加器又可划分为一个半加器和一个或门这两个更小的模块，画出其原理方框图。4位二进制加法器原理方框图如图5-2所示。图5-1一位全加器原理方框图图5-24位二进制加法器原理框图2.设计底层设计文件（1）设计半减器文件halfadd.vhd。（2）设计或门电路文件orgate.vhd。（3）设计全加器电路文件fulladd.vhd，其中把半加器和或门电路文件作为元件调用。3
3、.设计顶层设计文件设计顶层设计文件add4.vhd，其中把全加器文件作为元件调用。VHDL代码如下：halfadd.vhd文件代码如下：ENTITYhalfaddISPORT(a,b:INBIT;so,co:OUTBIT);ENDhalfadd;ARCHITECTUREaOFhalfaddISBEGINPROCESS(a,b)BEGINso<=NOT(aXOR(NOTb))AFTER10ns;co<=aANDbAFTER10ns;ENDPROCESS;ENDa;orgate.vhd文件代码如下：ENTITYorgateISPORT(a1,b1:INBIT;o:
4、OUTBIT);ENDorgate;ARCHITECTUREaOForgateISBEGINo<=a1ORb1;ENDa;fulladd.vhd文件代码如下：ENTITYfulladdISPORT(i1,i2,c_in:INBIT;fs,c_out:OUTBIT);ENDfulladd;ARCHITECTUREaOFfulladdISSIGNALtemp_s,temp_c1,temp_c2:BIT;COMPONENThalfaddPORT(a,b:INBIT;so,co:OUTBIT);ENDCOMPONENT;COMPONENTorgatePORT(a1,b
5、1:INBIT;o:OUTBIT);ENDCOMPONENT;BEGINU0:halfaddPORTMAP(i1,i2,temp_s,temp_c1);U1:halfaddPORTMAP(temp_s,c_in,fs,temp_c2);U2:orgatePORTMAP(temp_c1,temp_c2,c_out);ENDa;add4.vhd文件代码如下：ENTITYadd4ISPORT(a,b:INBIT_VECTOR(3DOWNTO0);cin:INBIT;so:OUTBIT_VECTOR(3DOWNTO0);co:OUTBIT);ENDadd4;ARCHI
6、TECTUREaOFadd4ISSIGNALtemp_co0,temp_co1,temp_co2:BIT;COMPONENTfulladdISPORT(i1,i2,c_in:INBIT;fs,c_out:OUTBIT);ENDCOMPONENT;BEGINU0:fulladdPORTMAP(a(0),b(0),cin,so(0),temp_co0);U1:fulladdPORTMAP(a(1),b(1),temp_co0,so(1),temp_co1);U2:fulladdPORTMAP(a(2),b(2),temp_co1,so(2),temp_co2);U
7、3:fulladdPORTMAP(a(3),b(3),temp_co2,so(3),co);ENDa;1.编译顶层设计文件把以上各个模块的VHDL设计文件放入同一个文件夹中，以顶层文件建立工程，直接编译顶层文件同时也就编译各个底层模块文件。若有错误，则加以纠正，直到通过为止。1.仿真顶层设计文件最后，仿真顶层文件，若发现功能错误，应检查其原因，并加以纠正。4位二进制加法器的仿真图如图5-3所示：图5-34位二进制加法器仿真波形图
