基于fpga的高速lvds接口的实现

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基于FPGA的高速LVDS接口的实现李大鹏，李雯，王晓华(中航工业西安航空计算技术研究所，陕西西安710068)摘要:给出了一种基于FPGA的高速LVDS接口设计，利用FPGA内部的SelectIO资源，设计并构造了LVDS接口发送单元、LVDS接口接收单元和对齐状态机。并基于XilinxVirtex－5平台成功搭建了一个500Mb/s高速LVDS串行互联系统，通过仿真和测试，验证了系统的有效性，为后续采用FPGA实现各种高速协议奠定了良好的基础。关键词:FPGA;SelectIO;高速LVDS接口中图分类号:TP393文献标识码:A文章编号:1671-654X(2012)05-0115-04ImplementationofHighSpeedLVDSInterfaceBasedonFPGALIDa-peng，LIWen，WANGXiao-hua(Xi'anAeronauticsComputingTechniqueResearchInstitute，AVIC，Xi'an710068，China)Abstract:ThispaperputsforwardonehighspeedLVDSinterfacedesignmethodbasedonFPGA．TakingadvantageoftheSelectIOresourceinsideFPGA，thismethoddesignstheLVDSinterfacetransmitunit，theLVDSinterfacereceptionunitandthealignmentstate．BasedonXilinxVirtex－5platform，thispapersuccessfullyconstructsone500Mb/shighspeedserialinterconnectsystem．Thissystempassedsimulationandtest，andtheefficiencyofthismethodisverified．Asaresult，thispaperisthestablebasisofadoptingFPGAtoutilizetheotherhighspeedprotocol．Keywords:FPGA;selectIO;highspeedLVDSinterface源，设计并实现了一个500Mb/s高速串行的LVDS互联系统，为数字互联系统提供高速数据传输保障。引言在数字系统互联设计中，传统的并行总线已不能满足系统高速数据传输的需求，成为影响系统性能的主要瓶颈。低电压差分信号传输(LVDS)［1］技术的出现为解决数据传输瓶颈问题提供了可能。LVDS接口具有高速率、低功耗、低噪声和低电磁干扰等优点。LVDS接口技术被广泛应用于高速数字系统设计中，在在实际应用中，采用现场可编程门阵列(FPGA)实现高速LVDS是一种性价比较高的技术途径。随着半导体工艺进步，FPGA的性能和集成度在不断提高，在最新的XilinxVirtex－5、Virtex－6等FP-GA芯片中，均集成SelectIO资源，通过配置逻辑资源和I/O，可以生成支持LVDS标准的接口，实现高速LVDS接口互联通信。本文对FPGA内部集成的SelectIO资源进行介绍，着重描述了输入/输出延迟单元(IODELAY)、输入串并转换器(ISERDES)、输出并串转换器(OSERDES等子模块。然后基于XilinxVirtex－5平台SelectIO资1Virtex－5SelectIO简介Virtex－5FPGA具备可配置的高性能SelectIO［2］驱动器和接收器，可支持种类繁多的标准接口。强大的功能集包括输出强度和斜率的可编程控制以及使用数控阻抗(DCI)的片上终端。SelectIO资源Virtex－5FPGA中I/O模块包含两个IOB、两个ILOGIC、两个OLOGIC和两个IODELAY，其中ILOGIC和OLOGIC可以分别配置为ISERDES和OSERDES。1．2IODELAYVirtex－5FPGA中每个I/O模块包含一个可编程绝对延迟单元，称为IODELAY。IODELAY是具有64个tap的环绕延迟单元，具有标定的tap分辨率。IO-DELAY可以用于组合输入通路、寄存器输入通路、组合输出通路或寄存输出通路，还可以在内部资源中直1．1收稿日期:2011－05－31修订日期:2012－07－08基金项目:航空科学基金项目资助(20101931005)作者简介:李大鹏(1981－)，男，陕西临潼人，工程师，硕士，主要研究方向为计算机网络。 ·116·航空计算技术第42卷第5期接使用。IODELAY允许各输入信号有独立的延迟。IO-DELAY资源可以用作IDELAY、ODELAY或组合延迟。1．3ISERDESVirtex－5ISERDES用于专用的串并转换器，具有专门用来帮助实现高速源同步应用的特定时钟控制与逻辑功能。当在FPGA架构中设计串并转换器时，ISERDES可以避免由其带来的时序复杂性。ISERDES主要功能包括:1)专用解串器/串并转换器:ISERDES解串器可以实现高速数据传输，不要求FPGA内部资源与输入数据频率匹配，此转换器支持单倍数据速率(SDR)和双倍数据速率(DDR)两种模式;2)Bitslip子模块:Bitslip子模块允许设计人员对进入FPGA内部资源的并行数据流重新排序;3)对选通存储器接口的专门支持:ISERDES包含专用电路(包括OCLK输入引脚)，可以完全在ISER-DES模块内部处理选通门到FPGA跨时钟域的功能，此功能可以提高性能和简化实现;4)提供对网络接口的专门支持。每个ISERDES最大支持1:6的串并转换，因此构建大于1:6的串并转换器需要用两个ISERDES。每个I/O模块中有一主一从两个ISERDES模块。通过将主ISERDES的SHIFTOUT端口连接到从ISERDES的SHIFTIN端口，可以将串并转换器最大扩展到1:10(DDR)和1:8(SDR)。1．4OSERDESVirtex－5OSERDES是专用的并串转换器，具有专门用来帮助实现高速源同步应用的特定时钟控制与逻辑功能。每个OSERDES模块包括一个用于数据和三态控制的专用串行器。数据和三态串行器都可以配置成SDR和DDR模式。和ISERDES相同，构建大于1:6的并串转换器需要用两个OSERDES。每个I/O模块中有一主一从两个OSERDES模块。通过将主OSERDES的SHIFTIN端口连接到从OSERDES的SHIFTOUT端口，可以将串并转换器最大扩展到10:1(DDR)和8:1(SDR)。图1高速LVDS互联系统框图网络适配器主要负责处理光纤通道物理层协议、分片/组装、路由选择、提供交换结构的通信接口，交换单元主要负责实现高速无阻交换功能。32路网络适配器需要和交换单元进行互联，每路接收和发送数据位宽均为32位，因此如果采用传统并行总线连接，FPGA连接复杂，并且管脚数目不够。在设计中采用LVDS进行互联，在发送端采用8:1的并串转换器，将32位并行数据转换为4对LVDS输出，利用串行LVDS在FPGA之间进行数据通信，在接收端采用1:8的串并转换器，将通信连接上的4对LVDS还原为32位并行数据。每路500Mb/s。LVDS的速率达到由于32路网络适配器和交换单元的互联完全独立，因此在下一部分内容中，详细描述了在DDR模式下，32位并行数据和4对源同步LVDS之间的转换过程，包括发送单元设计和接收单元设计。3发送单元设计发送单元［3］负责将32位并行数据转换为4对LVDS串行数据，在发送中采用8:1并串转换器。发送单元实现框图如图2所示。在发送单元设计中，基本上没有使用FPGA内部逻辑资源，所有的功能都包含在图2中?所示的OS-ERDES中。每个OSERDES单元最多实现6:1的并串转换，因此实现8:1的并串转换，需要两个OSERDES单元，第一个OSERDES单元为主，第二个OSERDES为从。主OSERDES的SHIFTIN端口和从OSERDES的SHIFTOUT端口相连接。发送单元中共使用了4对主/从OSERDES，因为LVDS接口为源同步接口，因此时钟必须通过图2中?所示的ODDR单元产生。在发送单元中，唯一需要占用FPGA逻辑资源的是图2中?所示的多路选通器。LVDS接口需要在接收端自动对齐，TRAINING_DONE信号为接收端向发2高速LVDS互联系统结构在航空专用网络光纤通道交换模块中，要求实现32通道2Gb/s速率的高速无阻交换，在实际设计中，采用三块大规模FPGA实现交换功能，如图1所示。其中，两块FPGA用来实现网络适配器功能，每块FPGA实现16路独立的网络适配器，另外一块FPGA用来实现交换单元，网络适配器和交换单元之间通过LVDS互联。都对齐后，送端返回的状态标志。当4对LVDSTRAINING_DONE信号有效，通过多路选通器选通32 2012年9月李大鹏等:基于FPGA的高速LVDS接口的实现·117·图2发送单元框图图3接收单元框图位数据进行发送，当任意有一对LVDS没有对齐时，TRAININGDONE信号无效，多路选通器关闭，不能发送32位数据，此时发送的数据为一个固定值。在发送单元中，采用图2中?所示的BUFIO和BUFR分频来产生时钟网络。当BUFIO和BUFR产生串行和并行时钟时，两个时钟需要满足OSERDES的输入要求。4接收单元设计4．1接收单元结构接收单元负责将4对LVDS串行数据转换为32位并行数据，接收中采用1:8的串并转换器。接收单 ·118·航空计算技术第42卷第5期元实现框图如图3所示。接收单元由3部分组成:串并转换、位对齐控制(BIT_ALIGN_MACHINE)和资源共享控制(RE-SOURCE_SHARING_CONTROL)。与发送单元相比较，接收单元的设计较为复杂，因为在FPGA内部需要实现一个动态对齐算法。在接收单元设计中，使用了较多FPGA内部逻辑资源，图3中?所示的ISERDES中只实现了部分功能。每个ISERDES单元最多实现1:6的串并转换，因此实现1:8的并串转换，需要两个ISERDES单元，第一个ISERDES单元为主，第二个ISERDES为从。主ISERDES的SHIFTOUT端口和从ISERDES的SHIFTIN端口相连接。由于LVDS接口为源同步接口，接收单元的时钟来源于发送单元。接收单元采用图3中?所示BUFIO和BUFR对输入时钟进行处理，产生内部逻辑和ISER-DES需要的时钟。接收单元中只有一个图3中?所示的对齐状态机，每路ISERDES产生的8位并行数据必须通过共享位对齐控制模块独立的实现对齐。4路8位并行数据通过多路选通器送到位对齐控制模块。图3中?所示的资源共享控制模块确保在多路选通器切换到下一通道之前，当前通道并行数据完成对齐。START_ALIGN信号通知位对齐单元当前通道稳定，可以进行对齐。DATA_ALIGNED信号通知资源共享控制模块当前通道的对齐已经完成。位对齐模块产生3个信号来控制ISERDES中的时序调整。INC和ICE信号导致IODELAY［4］减少数据通道的延迟，当参考时钟位200MHz时，每次固定减少75ps。BITSLIP导致ISERDES输出的并行数据进行旋转，满足字同步。4．2对齐状态机设计位对齐控制模块采用对齐状态机实现，主要实现两个功能:1)位同步:通过增加数据通道延迟，确保时钟采样处于数据眼图的中间;2)字同步:通过使用ISERDES中BITSLIP功能确保从ISERDES输出的并行数据顺序正确。位同步算法的实现过程分为为5步:初始时序，找到第一次转换，开始测量眼图，完成测试眼图，恢复到眼图中心。算法的每一步都可以增加或者减少数据通路延迟。该算法测量一个完整的眼图(在75ps固定延迟变化的情况下)并且恢复到眼图的中心位置。解决抖动问题是位同步算法中一个关键部分。如果没有抖动，在找到第一次转换后，测量眼图的过程可以立即执行。但是，一旦考虑到抖动，必须找到第一次转换，通过转换进行移动后，开始寻找第二次转换。位同步完成后，开始调整数据位的顺序以实现字同步。位同步过程保证了数据采样的正确，但是数据位的顺序可能与期望的数据有偏差。为了解决这个问题，采用ISERDES内部的bitslip特性逐次调整数据位顺序，直到达到字对齐。为了使用bitslip特性，发送单元必须产生一个顺序模板，接收单元通过检测该顺序模板决定是否实现同步。在本设计中，顺序模板为00101100(0x2C)。5仿真与验证LVDS互联单元采用XilinxVirtex－5FPGA芯片进行设计，采用Modelsim6．5d进行仿真验证，采用ISE12．1进行综合、布局布线、生成bit文件。将生成的bit文件下载到航空专用网络交换模块中，随同整个交换模块进行测试、验证。实际测试结果表明:采用FPGA设计的高速LVDS互联系统功能正确，传输速率达到了500Mb/s。6结束语本文通过对FPGA内部SelectIO资源中ISER-DES、OSERDES、IODELAY的分析，设计一种航空专用网络交换系统中多个FPGA之间的互联策略，采用FP-GA实现的高速LVDS互联接口支持1:8的串并转换和8:1的并串转换。经过严格的测试表明:基于FPGA的LVDS互联完全可以满足航空专用网络交换系统的应用。本文的研究为在FPGA平台上应用LVDS研制高速传输接口产品提供了有效支持，也为后续采用FP-GA实现各种高速协议打下良好的基础。参考文献:［1］ElectricalCharacteristicsofLowVoltageDifferentialSignaling(LVDS)InterfaceCircuits［S］．ANSI/TIA/EIA－644－A－2001，TR－30．2．March1996．Xilinx．Virtex－5UserGuide［Z］．America:XilinxInc，2007．GregBurton．16－ChannelDDRLVDSInterfacewithPer-ChannelAlignment［Z］．America:XilinxInc，2006．JohnFSnow．Efficient8XOversamplingAsynchronousSerialDataRecoveryUsingIDELAY［Z］．America:XilinxInc，2007．李宏儒，刘亮．并行转串行LVDS长线接口设计［J］．实验室研究与探索，2010(6):62－65．［2］［3］［4］［5］