基于fpga的ddr控制器的设计

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1、基于FPGA的DDR控制器的设计摘要：DDRSDRAM使用双倍数据速率结构，凭借其大容量，高数据传输速率和低成本优势，正在被越来越多地应用于高速数据采集系统中[1]。使用Altera公司的CycloneFPGA芯片设计实现了DDR控制器的功能，叙述了其设计思想，具有一定的实用价值。中国8/vie　　关键词：DDRSDRAM；控制器；FPGA；数据采集　　中图分类号：TP311　　文献标志码：A　　：2095-2163（2016）06-0118-03　　0引言　　随着电子技术的快速发展，人们对DDR（全称DDRSDRAM）

2、[2]的需求越来越紧迫。DDR（DoubleDataRateSynchronousDynamicRandomAccessMemory，双倍速率随机存储器）在设计上采用的是2.5V的工作电压，而且允许在时钟的上升沿和下降沿进行数据的存取，整体速度已可达到同频率的2倍，同时还在容量方面也呈现了更佳性能。因而，在诸多对于数据量和带宽具有较高要求的重要系统中，DDR已然成为获得广泛应用的一种功能强大、可拓展的高端存储器。基于此，为了充分发挥DDR容量和速度的执行优势，本次研究主要针对DDR读写的特点，开发实现了一种基于FPGA读

3、写的DDR控制器[3]。　　[BT4]1DDRSDRAM控制器的工作解析　　[BT5]1.1DDRSDRAM的工作原理　　DDRSDRAM是由若干个基本的单管DRAM单元所构成的。内存控制器的主要功能是对DDR3SDRAM的读写进行控制，在内存芯片完成初始化之后，DDR内存处于就绪状态。DRAM利用MOS管的栅电容上的电荷来实现信息储存，一个单元储存的是0还是1取决于电容是否有电荷，有电荷代表1，无电荷代表0。但时间一长，由于栅极漏电，代表1的电容会放电，代表0的电容会吸收电荷，这样会造成数据流失。　　在DDRSDRAM

4、上电后，其内部以及所储存的数值都为未知状态，必须对其展开初始化操作，使其进入正常的工作状态。初始化过程为：系统上电后，保持CKE为低电平，等待电源电压和时钟的稳定。待电源电压和时钟电压数值恒稳后，保持复位信号有效。完成初始化步骤之后，DDR3储存器便进入就绪状态，等待控制器的访问命令，可以进行正常的工作，并可根据控制器发出的命令来执行相应的操作。DDR3的工作形式即是不同状态的转化的过程，也就是通过状态机的控制，在不同的状态间自由转化。　　DDRSDRAM控制器的主要功能是完成对DDRSDRAM的初始化，将DDRSDRA

5、M复杂的读写时序转化为用户简单的读写时序，以及将DDRSDRAM接口的双时钟沿转换为用户的单时钟沿数据，使用户如同操作普通RAM一样定制调控DDRSDRAM；同时，控制器�要产生周期性的刷新命令来维持DDRSDRAM内的数据而不需要用户的干预[4]。　　设计实现的工作原理则如图1所示。　　由图1可知，主控制模块的处理功能是构建存储器的初始化，而后接受并解码用户信息，凭此来生成读、写或刷新等指令，逻辑设计则是由状态机提供全面管理及实现的。　　[BT5]1.2DDRSDRAM的状态转换　　DDR的状态转换如图2所示。　　由图

6、2可知，DDRSDRAM上电后，必须按照规定的程序启动初始化过程。在初始化过程中，需要注意普通模式寄存器与扩展模块寄存器的值是否正确。其中，普通寄存器主要用来设定DDRSDRAM的工作方式，包括突发长度、突发类型和工作模式[5]。　　初始化进程结束后，将导入正常的工作状态，此时可对存储器进行读写和刷新操作。在读写操作现实发生前则需要执行激活（ACTIVE）命令，与该命令一起被触发的地址位用来选择突发起始列单元。在激活前还设有一项预充电操作，而只有在预充电操作关闭后，DDRSDRAM才能对新区或行设定读写操作。　　DDR控

7、制器需要用自动刷新命令以保持其内部的数据不致丢失，但必须在所有区都空闲的状态下才能获得执行。写操作是由FPGA向DDRSDRAM写入数据，只需按照DDRSDRAM的工作要求发出相应的工作指令即可。　　[BT4]2DDR的分类　　DDR的频率可以用工作频率和等效频率2种方式给出描述和表示。具体来说，工作频率是内存颗粒实际的工作频率，但是由于DDR内存可以在脉冲的上升和下降沿都传输数据，因此传输数据的等效频率是工作频率的2倍。基于此，可得DDR的技术分类。分类结果则如表1所示。　　3ISE软件介绍　　现如今，Xilinx系统

8、中FPGA系列芯片已然占据了超强市场份额，发展前景开放可观，种种的情状均使得ISE发展成为迄今为止使用广泛首选的FPGA工具软件。ISE是一种可高效率实现EDA设计的工具集合，又可通过与某些第三方软件的技能配合、优势互补，而使得ISE的软件功能日趋完善，同时更能贴切适应现如今的发展需求。ISE的突出特点是界面友好并且