基于vhdl语言的数字时钟设计

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1、基于VHDL语言的数字时钟设计 摘 要：文中运用VHDL语言，实现循环显示的数字时钟，并利用Quartus∏软件进行编辑、综合、波形仿真，并下载到实验箱的EP1C3T144C8芯片中，经实际电路测试，该系统系统性能可靠。关键词：EDA；VHDL；数字时钟；波形仿真；1引言1.1VHDL（VeryHighSpeedIntegratedCircuitHardwareDescriptionLanguage,超高速集成电路硬件描述语言）诞生于1982年，是由美国国防部开发的一种快速设计电路的工具，目前已经成为IEEE（TheInstituteofE

2、lectricalandElectronicsEngineers）的一种工业标准硬件描述语言。相比传统的电路系统的设计方法，VHDL具有多层次描述系统硬件功能的能力，支持自顶向下（ToptoDown）和基于库（LibraryBased）的设计的特点，因此设计者可以不必了解硬件结构。从系统设计入手，在顶层进行系统方框图的划分和结构设计，在方框图一级用VHDL对电路的行为进行描述，并进行仿真和纠错，然后在系统一级进行验证，最后再用逻辑综合优化工具生成具体的门级逻辑电路的网表，下载到具体的CPLD器件中去，从而实现可编程的专用集成电路（ASIC）的

3、设计。 数字时钟是数字电路中的一个典型应用，实际的硬件设计用到的器件较多，连线比较复杂，而且会产生一定的延时。随着复杂可编程逻辑器件（FPGA）的广泛应用，以EDA工具作为开发手段，运用VHDL语言。将使整个系统大大简化。提高整体的性能和可靠性。   本文用VHDL在FPGA器件上实现一个从秒到时显示，并能在整点报时的计时系统，能够用十进制数码显示计时的时间，他不仅计时准确而且具有体积小、可靠性高、功耗低的特点。1.2QUARTUSII开发系统一个理想的可编程逻辑设计环境应当满足各种各样的设计要求。例如，应当支持具有不同机构的器件，能在多种平

4、台上运行，具有易于使用的界面并提供广泛的特性。而且，该设计环境还应当允许设计者自由选择他们使用的设计输入方法和工具。Altera的QUARTUSII开发系统是一种全集成化的可编程逻辑设计环境，能满足所有这些要求。l)结构无关QUARTUSII的Compiler(编译程序)是QUARTUSII系统的核心，它支持Altera的Classic、MAX5000、MAX7000、MAX9000FLEX8000、FLEX6000和FLEXl0K可编程逻辑器件系列，提供了工业界唯一真正与结构无关的可编程逻辑设计环境。该编译程序还提供强有力的逻辑综合与最小化

5、功能，使用户比较容易将其设计集成到器件中。2)多平台QUARTUSII软件既可以工作PC机上，也可以用于工作站。如486PC机、奔腾PC机、SunSPARC工作站、HP9000系列700型工作站、IBMRISI系统//6000或DECAlphaAXP工作站。3)开放的界面Altera公司的工作与其它EDA厂家紧密结合，以使用QUARTUSII2数字秒表的基本设计原理   数字时钟的原理框图如图1所示。他主要由5个部分组成，分别是：脉冲发生器、外部按键控制使能端、EP1C3T144C8芯片、译码驱动电路、数码管。脉冲发生器CycloneEP1

6、C3T144C8数码管译码器按键整时报警器图1数字时钟原理图3系统设计3.1系统方框图的划分和结构设计   根据数字时钟的系统原理框图（图1所示），设计系统的顶层电路图如图2所示。图2（1）数字钟主电路图2(2)数字钟设计电路图[1]图2中两个按键分别控制数字钟的使能，本实验中PIO4是数字时钟的计时清零端，设为低电平时清零，高电平时使数字钟开始计数。另外一个按键接到PIO6，键7作为手动单脉冲信号，其功能是作为分计时器的一个脉冲信号。当置单脉冲信号和秒计时器的进位脉冲有一个来临时就会给分计时器自动加一。在EP1C3T144C8芯片当中，

7、用VHDL语言书写的程序可以通过USB接口下载到芯片当中，程序主要实现循环计时功能（从0到24小时循环），并在整点时报时。它主要包括了四个子模块和一个顶层文件。它们分别是SECOND（秒计时器），MINUTE（分计时器），HOUR（时计时器），SPEAKER(整时报警器)和CLOCK_TOP(顶层源程序)。SECOND主要实现六和十进制计数，完成对秒的计时。因为要将其计时的数值显示到两个数码管上，并且是六十进制的，所以用软件通过自动修正，使EP1CT144C8中的十六进制计时变成相应的十进制和六进制计时。方法是，当计时满9时自动给中间信号加7

8、，即可将十六进制计时转换为十进制的。MINUTE同样实现同样功能，只不过是分计时的脉冲信号是秒计时的进位和键7的输入，并将其产生进位信号作为十计时的脉冲输入和整时报