计算机硬件结构及原理

《计算机硬件结构及原理》由会员上传分享，免费在线阅读，更多相关内容在应用文档-天天文库。

1、第5章计算机硬件结构及原理【教学内容及地位、作用】内容摘要地位和作用总线总线的原理及三态门计算机系统设计、组装维护、程序设计、接口设计的知识基础总线分类及总线标准总线缓冲器运算器算术逻辑运算部件（ALU）定点运算器存储器存储器的分类静态随机存储器（SRAM）动态随机存储器（DRAM）只读存储器存储体系结构存储器的层次结构高速缓冲存储器外存储器虚拟存储器控制器控制器的工作原理控制器的组成指令的执行过程控制器的控制方式微程序控制器8086的内部结构【教学目标】1.认识计算机总线、运算器、存储器、控制器等重要的

2、计算机硬件。2.了解常见总线（PCI、AGP等）的特点、运算器的种类和结构特征。l能领会总线的操作过程；l能理解单总线结构、双总线结构和三总线结构定点运算器的结构特征。3.知道计算机的主要硬件结构及其原理。l知道数据总线、地址总线和控制总线及总线性能指标；l知道ALU、RAM、ROM、PROM、EPROM、EEPROM、Cache、PC、IR、AR、DR。4.掌握存储器扩展、存储系统的层次结构、控制器的组成及工作原理。l能进行简单存储器的扩展设计；l能理解Cache、虚拟存储器的作用，会进行地址映像；l能

3、理解控制器的结构及工作原理，熟记8086CPU的内部寄存器及功能。【教学重点、难点】1．总线的作用及工作原理。2．ALU及定点运算器。3．存储器扩展及存储技术的实现。·47·4．8086CPU。5.1总线5.1.1总线原理及三态门总线：是计算机系统各部件（也称模块）之间传送信息的公共通道，由若干条通信线和起驱动、隔离作用的三态门组成。总线传输的原则：同一时刻只允许传输1个信号，否则会出现信号冲突（即信号叠加），导致信息传输错误。总线为所连接的多个部件服务的方法是分时传输。部件与总线的连接：通过三态门来控制

4、。图5-1-1是总线与三态门的连接图。图5-1-1总线与三态门的连接总线连接包括两个层次：①物理连接：机械和电气方面的连接，是指采用什么样的电缆和连接器，总线的驱动能力和传输距离，传输线的屏蔽、接地和抗干扰技术等。②逻辑连接：主要解决基本信息的缓冲与锁存、总线握手和总线裁决等问题，也即总线时序和总线使用权分配的问题。总线请求：总线在使用时须先由具有总线申请权的主模块向总线控制器件发出请求。主模块是指具有控制功能的模块，如CPU或DMAC（DMA控制器）；受控的模块为从属模块，如存储器或I/O接口。只有主模

5、块才能发出使用总线请求。微型计算机采用总线结构的优点：采用总线结构之后，使系统中各功能部件间的相互关系转变为各部件面向总线的单一关系。一个部件（功能板／卡）只要符合总线标准，就可以连接到采用这种总线标准的系统中，也即总线标准化使微机系统成为一个开放的体系结构。①简化了系统结构。②便于采用模块结构设计方法，简化了软、硬件的设计。③便于系统的扩充和升级。④便于故障诊断和维修，同时也降低了成本。一、总线的操作过程挂在总线上的各模块是通过总线进行信息交换，即数据传输的，完成一次数据传输要经历以下四个阶段。1.总线

6、请求和仲裁阶段·47·当系统总线上接有多个总线主模块时，需要使用总线的主模块向总线提出申请，由总线仲裁机构确定后，把下一个传输周期的总线使用权交给申请的主模块。2.寻址阶段获得总线控制权的主模块，通过地址总线发出本次打算访问的从模块的地址及有关操作命令，通过译码使被访问的从属模块被选中，从而开始启动。3.数据传送阶段主模块和从属模块进行数据交换。4.结束阶段主、从模块的有关信息均从总线上撤除，让出总线，以便其它模块继续使用。二、总线的通信方式总线上的主、从模块间进行数据传送称为通信。为了保证通信的可靠性，

7、主、从模块间至少应满足下述关系：发送模块在开始发送数据时，接收模块应做好接收的准备。在接收模块没有接收到准确数据前，发送模块不应撤除发送信号。总线上的主、从模块通常采用的三种通信方式：1．同步传输同步传输也称为同步通信方式，是指总线上的各模块严格地在时钟控制下工作的方式，如图5-1-2所示。图5-1-2同步传输主模块从模块CLK特点：要求主模块按严格的时间标准发出地址信号、产生指令，从属模块按严格的时间标准读出数据或写入数据。2．半同步传输半同步传输方式是对同步方式的一种改进，如图5-1-3所示。它保留了

8、同步传输的基本特点。总线上的各模块基本上还是在时钟控制下统一动作，对于快速的从模块，采用同步方式；但是对于某些不能在规定时间内完成操作的慢速从模块，可以请求延长操作时间。图5-1-3半同步传输主模块从模块CLKwait/ready·47·3．异步传输异步传输方式也称为应答方式，如图5-1-4所示。图5-1-4异步传输主模块从模块REQACK进行通信的主、从模块不受统一的时钟控制，而是采用“请求”和“应答”信号来协调传输过程。三