高速电路板设计技术

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1、计章计图1-a理想电源下等效电路原理图图1-b实际电源下等效电路原理图由以上两图可分析电源通道的阻抗对负载端噪声的影响。其实，当电路上存在高频量成分时，如数字逻辑导致的“0”“1”调变、高速时钟及其他高频模拟信号时，电源总线将表现出很大的感抗特性，由于此时的电抗与通过信号的频率成正比，所以电源总线的瞬态阻抗值将远远大于其电阻值，电源总线上将有较大的“压降”或“噪声”。图2-a电源总线方案例图图2-b电源层方案例图电源层方案为电路板(PCB)设计提供了一个更接近理想模型的实现途径，它能够最大程度地

2、减小感抗的影响。加图3-a理想电容模型图3-b实际电容模型图4-a实际电容的频率特性图4-b相同类型电容的频率特性表1几种旁路（滤波）电容ESL、ESR以次减小通用型高频COG类多层片状陶瓷电容器，其电容量非常稳定,几乎不随温度、电压和时间的变化而变化。图6不同类型电容的频率特性并联可增加滤波的频率范围。图7两电容并联后的频率特性图8去耦电容的位置与滤波性能的关系电容放置原则：阻抗最小（总路径最短）。我们采取的一切措施的是使得当从负载向电源“看”过去的时候，使戴维南模型的阻抗---线路阻抗与电源

3、内阻之和最小。去耦电容的阻抗并联作用大大降低了戴维南模型的阻抗。计图9-a/b通过VCC和GNG的信号回路图9-c信号交流等效回路图10具有完整(交流)地平面信号回路选择图11（交流）地平面开口导致最佳回路的破坏计计图12管脚、过孔导致的最佳回路的破坏第一课加附铜***关于地弹（groundbounce）在高速数字电路中，器件封装的引脚电感在器件的输出状态发生改变时的充放电（电流浪涌）作用会在器件内部参考地上产生相应的电位漂移，该漂移称为“地弹”。“地弹”产生过程的示意图：此时：与引脚电流变化成

4、正比！通常单一输出引脚引起的地弹电压不大，如果同一芯片上到N个容性负载的N个输出引脚同时做相同的状态转换，就会产生一个较大的地弹，此时有可能造成电路故障。举例观察地弹对电路的影响：地弹造成的双重触发。Clock的作用是其上升沿锁存数据（锁存后电路的输出等于锁存时刻的电路输入）。电路内部影响地弹大小的因素：逻辑状态的10%—90%转换时间、转换电压幅度、引脚电感、负载。几种器件的转换时间和电压幅度：另：14引脚双列直插引脚的电感是8nH,68引脚双列直插引脚的电感是35nH,68引脚表面封贴引脚的

5、电感是7nH,锡球式封装一般为0.1nH。传输线（相对与驱动线）Z0Z0单位是欧姆，且：该模型忽略了线路电阻，是一个理想模型，另有低损耗模型、趋肤模型。1/21/21/21/21/21/21/21/2计带带Z0微带其中：带Z0计计加ZZZ0阻抗减小，传输延迟增加。理想传输线可视为与长度无关的电阻，与长度有关的是传输延迟时间。Z0信号218mm43mm91mm19mmZ0ZL定性地，在负载端向前和向后“看”：负载上的电压等于线路压降与反射电压之和。Z0Z0传输Z0t应该是：+0.78Z0Z0+Z0

6、tZ0信号为：个信号为：Z0ZLZsZ0ZL图25.a并联端接示意图图25.b上下拉并联端接示意图图25.c半上拉并联端接示意图Z0图25.d交流并联端接示意图计加ZSZ0ZSZ0ZSZ0ZSZ0图26串联端接示意图图27串联端端点波形示意图图27避免传输线布线中的直角弯示意图图28减少过孔示意图图29避免桩线示意图比30ZoZLZSZL图30容性串扰示意图图31容性串扰电压噪声时延示意图3．2感性串扰感性串扰得集总模型如图32，与容性互感的两端噪声电压情况相似，只是负载端为负脉冲（源端发送正脉

7、冲时），见图33。图32感性串扰意图图33感性串扰电压噪声时延示意图3．2容性+感性串扰及反射在完整地平面条件下，感性和容性的串扰电压分量大小基本相同，所以负载端的串扰相互抵消，而两分量在源端叠加，带状线更能够显示出感性和容性的串扰电压分量的平衡，微带线的荣幸串扰比感性串扰小，所以其在负载端有一个小的负脉冲。对于不完整地平面，如容性开槽等，这时感性串扰要强于容性串扰分量。当源端没有端接时，反射系数几乎为-1，因此源端“短路”状态源端的串扰被反向后反射到负载端，如图34。图34源端低阻抗串扰电压噪

8、声时延示意图例1：串扰与距离的关系近端（源端）串扰反射后在远端（负载端）影响的测量装置原理图0.010in=0.254mm2.5Vtr=880pSTp=4.5nS2*Tp=9nS200mV=4*50mV与距离平方成反比。例2：隔离（保护）线的效果隔离前后的串扰下降了近2.5倍例3：高度（厚度）与串扰的关系随着电路速度的提高，EMI问题也越来越严重。一方面高速电路产生EMI问题，另一方面高速电路对EMI很敏感。即使是一个不受EMI影响的电路，CCIFF也对其高频噪声与辐射有严格的限制。EMI是一个