实验四cpu算术逻辑单元实验

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1、4CPU__算术逻辑单元实验14.1、实验目的14.2、实验原理14.3、实验要求24.4、实验步骤及结果现象观察（根据前面的设计目标和顶层设计引脚要求）34.5思考题44CPU__算术逻辑单元实验4.1、实验目的1、掌握简单运算器的数据传送通路2、验证运算器的组合功能4.2、实验原理算术逻辑部件的主要功能是对二进制数据进行定点算术运算、逻辑运算和各种移位操作。算术运算包括定点加减乘除运算；逻辑运算主要有逻辑与、逻辑或、逻辑异或和逻辑非操作。ALU通常有两个数据输入端A和B，一个数据输出端Y以及标志位等。74181是一种典型的4位ALU器件。图4.1是74181的电

2、路图。20世纪80年代计算机中的算是逻辑单元有许多是用现成的算术逻辑器件连接起来构成的。如上面提到的74181和Am2901等就是著名的算术逻辑器件。使用这些4位的算术逻辑器件，能够构成8位、16位等长度的算术逻辑单元。现在由于超大规模器件的广泛应用，使用这种方法构成算术逻辑单元已经不多见，代之以直接用硬件描述语言设计算术逻辑单元。CPU的算术逻辑单元就是一个简单的例子。图4.174181的电路图4.3、实验要求1、实验设计目标设计一个16位算术逻辑单元，满足以下要求。（1）16位算术逻辑单元能够进行下列运算：加法、减法、加1、减1、与、或、非和传送。用3位运算操作

3、码OP[210]进行运算，控制方式如表4.1所示：运算操作码OP[210]运算对标志位Z和C的影响000resultßA+B影响标志位Z和C001resultßA+1影响标志位Z和C010resultßA-B影响标志位Z和C011resultßA-1影响标志位Z和C100resultßAandB影响标志位Z101resultßAorB影响标志位Z110resultßnotB影响标志位Z111resultßB不影响标志位Z和C（2）设立两个标志位寄存器Z和C。当复位信号reset为低电平时，将这两个标志寄存器清零。当预算结束后，在时钟CLK的上升沿改变标志寄存器Z和C

4、的值。运算结果改变标志寄存器C、Z的情况下：加法、减法、加1、减1、运算改变Z、C；与、或、非运算改变Z，C保持不变；传送操作保持Z、C不变。因此在运算结束时，Z、C需要两个D触发器保存。（3）为了保存操作数A和B。设计两个16位寄存器A和B。当寄存器选择信号sel=0时。如果允许写信号write=1，则在时钟clk的上升沿将数据输入dinput送入A寄存器；当sel=1时，如果允许写信号write=1，则在时钟clk的上升沿将数据输入dinput送入B。（4）算术逻辑单元用一个设计实体完成。2、顶层设计实体的引脚要求引脚要求对应关系如下：（1）clk对应实验台上的

5、时钟（单脉冲）;（2）reset对应实验台上的CPU复位信号CPU_RST;（3）数据输入dinput对应实验台开关SD15~SD0；（4）允许写信号write对应实验台开关SA5；（5）OP[210]对应实验台开关SA2~SA0；（6）寄存器选择信号sel对应实验台开关SA4；（7）16位运算结果result对应实验台上的指示灯A15~A0；（8）Z、C标志位对应实验台上的Z、C指示灯。4.4、实验步骤及结果现象观察（根据前面的设计目标和顶层设计引脚要求）（1）实验台设置成FPGA-CPU独立调试模块；REGSEL=0，CLKSEL=1，FDSEL=0.使用实验平

6、台上的单脉冲，即STEP_CLK短路子短接，短路子RUN_CLK断开；（2）将设计在QuartusII下输入，在编译后下载到TEC-CA上的FPGA中；（3）输入A这个数：Sel=0（SA4），write=1（SA5），A数（SD15~SD0），按一下单脉冲按钮（单脉冲按钮），使之存入A寄存器；（4）输入B这个数：Sel=1（SA4），write=1（SA5），B数（SD15~SD0），按一下单脉冲按钮（单脉冲按钮），使之存入B寄存器；（5）输入功能码OP[210]（SA2~SA0），按一下单脉冲按钮（单脉冲按钮）；（6）观察16位运算结果result（A15~A0

7、）及Z、C指示灯；（7）重复实验步骤（3）--（6）对以下4组数据进行表4.1的8种运算，把运算结果及标志位填写在表4.2中：A、对第一组数据进行8种运算，A为0xAAAA，B为0x5555；B、对第一组数据进行8种运算，A为0xFFFF，B为0x0000；C、对第一组数据进行8种运算，A为0x0000，B为0xFFFF；D、对第一组数据进行8种运算，A为0x8950，B为0x9863；表4.2算术逻辑单元实验运算数据运算类型操作码OP运算结果result标志位C标志位Z运算前运算后运算前运算后第1组数据A=0xAAAAB=0x5555resultßA+B000