基于fpga的时钟提取电路的设计

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1、课程设计说明书课程名称：EDA技术课程设计题目：基于FPGA的时钟提取电路的设计学院：后备军官学院专业：信息工程年级：2010级学生：张成良学号：362010080609128指导教师：卿朝进完成日期：2013年7月7日基于FPGA的时钟提取电路的设计摘要：在数字通信系统中，同步技术是非常重要的，而位同步是最基本的同步。位同步时钟信号不仅用于监测输入码元信号，确保收发同步，而且在获取祯同步、群同步及对接收的数字码元进行各种处理的过程中，也为系统提供了一个基准的同步时钟。　　随着可编程器件容量的增加，设计师倾向于把位同步电路设计在CPLD/FPGA芯片内部。因此，本文采用Quart

2、usII软件设计了一种新型的位同步提取电路，对电路进行了仿真试验，并使用Altera的ACEX1K系列FPGA芯片EP1K10TC100_3予以实现。关键词：时钟提取，同步，FPGAAbstract：Indigitalcommunicationsystems,synchronizationisveryimportant,bitsynchronizationisthemostbasicsynchronization.Bitsynchronizationclocksignalisnotonlyusedtomonitortheinputsymbolsignal,toensurethet

3、ransceiversynchronizationandframesynchronizationintheacquisition,synchronizationandthegroupreceivingthedigitalcodeelementtotheprocessoftreatmentandalsoprovidethesystemwithabenchmarkofthesynchronousclock.Withtheincreasedcapacityprogrammabledevices,designerstendtobitsynchronizationcircuitintheC

4、PLD/FPGAchip.Therefore,theuseQuartusIIdesignsoftware,anewbitsynchronizationextractioncircuit,thecircuitissimulatedbycomputeranduseAltera'sACEX1KseriesFPGAchipEP1K10TC100_3beachieved.Keywords：ClockExtraction，Synchronization，FPGA目录1前言11.1设计背景11.2FPGA技术简介11.3Quartus简介21.4必备条件22总体方案设计32.1方案比较32.1

5、.1方案一:基于超前滞后型锁相环的位同步提取电路32.1.2方案二：采用跳变沿捕捉和计数器结构的位同步电路42.1.3方案三：硬件开环位同步电路FPGA的实现52.2方案论证52.3方案选择63单元模块设计63.1各单元模块功能介绍及电路设计63.1.1跳变沿捕捉模块设计63.1.2状态寄存器模块设计73.1.3可控计数器模块设计83.1.4整体电路模块设计103.1.5供电电路113.1.6有源晶振电路123.1.7JTAG下载电路123.2FPGA器件选择133.2.1ACEX1K器件133.2.2配置器件选择134系统调试144.1调试环境144.2硬件调试144.2.1硬

6、件配置电路144.2.2硬件配置和调试154.3系统能实现的功能155总结与体会176谢辞（致谢）18参考文献19附录201前言1.1设计背景现代通信系统中异步串行数据进行发送和接收，就必须使其接收与发送的码元同步，位同步时钟信号不仅可用来对输入码元进行检测以保证收发同步，而且在对接收的数字码元进行误码率测试及各种处理过程中，也可以为系统提供一个基准的同步时钟。本文介绍的位同步时钟的提取方案，原理简单且同步速度较快。整个系统采用VerilogHDL语言编写，并可以在FPGA上实现。1.2FPGA技术简介FPGA（FieldProgrammableGateArray）即现场可编程门

7、阵列，它是在可编程阵列逻辑PAL(ProgrammableArrayLogic)、门阵列逻辑GAL(GateArrayLogic)、可编程逻辑器件PLD(ProgrammableLogicDevice)等可编程器件的基础上进一步发展的产物。它是作为专用集成电路ASIC（ApplicationSpecificIntegratedCircuit）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA能完成任何数字器件的功能，上至高性