数字逻辑电路设计课程报告

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1、《数字逻辑电路设计》课程设计总结报告题目：比赛计时器指导教师：设计人员（学号）：班级：日期：           目   录一．设计任务书……………………………1二．设计框图及整机概述…………………1三．各单元电路的设计方案及原理说明…21、秒计数、译码及显示部分的设计………………22、分计数、译码及显示部分的设计………………43、控制电路及报警电路部分的设计………………6四．调试过程及结果分析…………………7五．设计、安装及调试中的体会…………8六．对本次课程设计的意见及建议………9七．附录（包括：整机逻辑电路图和元器件清单…………………………………10八．关于FPGA……………

2、……………11一、设计任务书基本设计要求：电脑仿真，电路板布线计时器应具有以下功能:（1）显示时间：分钟，秒钟（时间为学号后两位，小于20的加上20）（2）设置操作开关，计时器具有清零，启动、暂停和继续的功能。（3）场次至少有两次（可多次），半场结束时，有报警信号；比赛结束时，计时器停止工作，有报警信号。（可用发光二极管显示）3、给定条件只能采用实验室提供的中小规模电路进行设计；实验室提供基本元件，做完后交回。二、设计框图及整机概述整体设计原理框图：12秒信号（实验箱提供）计数器译码器(数码管显示，加限流电阻)控制电路报警电路（可用发光二极管）整机概述：本实验利用数码管、计数器、译

3、码器、逻辑门等器件实现计时器功能。时钟脉冲通过CLK接入计数器，计数器开始计数，再由QAQBQCQD接入译码器，实现译码功能，然后由译码器输出端接入数码管，显示出计时数字。而具体的进制及控制功能通过逻辑门的与门、或门、非门等来实现。这就是整个实验的基本构思。在这次实验中，我所做的比赛计时器的终场时间是28分钟，因此，通过逻辑门控制秒信号的两块芯片进制为60，分信号的两块芯片分别到2、8停止计数即可。三．各单元电路的设计方案及原理说明秒信号由实验箱提供，无需另行设计1、秒计数、译码及显示部分的设计12秒计数器为M=60的计数器，即显示00～59，采用中规模集成电路双十进制计数器至少需

4、要2片，本次实验中采用两片74LS160，它的个位为十进制，十位为六进制。两片芯片采用并行接法，个位的RCO与十位的ENT相接，从而当个位计数至1010的同时，通过RCO产生的进位信号送给十位，十位开始计数。当十位计数至0110时通过74LS00清零。实验截图（实验中为实现整体清零功能在与非门74LS00前加了个与门74LS08，与门一端接高电平，另一端与74LS00相接，不影响与非门的功能）及单独接的秒计数器原理图如下：实验截图：单独接的秒计数器原理图：122、分计数、译码及显示部分的设计分计数器与秒计数器在进制上不同，本次实验中分别计数器的进制为28，采用两片中规模集成电路双十

5、进制计数器74LS160来实现，它的个位为十进制，十位为二进制。两片分计数器同样采用并行接法，当秒计数器十位计数至0110时清零，达到0000时产生上升沿脉冲送入分计数器的个位开始计数。而分计数器个位的RCO与十位的ENT相接，当个位计数至1010时清零产生上升脉冲送给十位，十位计数至0010而个位计数至1000时通过与非门与两片芯片的ENP相连从而让两片芯片停止计数。12注：实验中为实现其他功能，分计数器个位的RCO直接与十位的ENP、ENT相连，个位的ENP、ENT直接接高电平。分计数器十位产生的0010信号和个位产生的1000信号通过一系列逻辑门控制秒信号两片芯片的计数状态，

6、从而实现分计数器的28进制功能。实验截图及单独接的分计数器原理图如下：实验截图：单独接的分计数器原理图：123、控制电路及报警电路部分的设计本次实验中控制电路要实现的功能有：整体清零、中场暂停及继续、随时暂停及继续；报警电路要实现的功能有：中场及全场结束时通过发光二极管显示提示。12如下整机电路逻辑图所示，控制电路部分：用单刀双掷开关SW1实现整体清零功能，具体接法为：单刀双掷开关两端分别接高电平和接地，中间那端与各片芯片的清零端相接（秒计数器十位的那片芯片为实现六进制与与门相接，故开关应与与门的一个输入端相接，在实现自身六进制功能的同时也能实现整体清零功能）；用单刀双掷开关SW2

7、实现的是中场暂停后继续的功能，具体接法为：SW2的两端分别接高电平和接地，中间那端接与非门U10：B的一端。计数时，SW2打向接高电平的那端，到中场时，由于U10：B输出低电平，秒计数器停止计数，整个计时器停止计数，这时若要继续，则将SW2拨至接地的那端，此时U10：B输出高电平，秒计数器继续计数，计时器继续计数。这样，即实现中场暂停后继续的功能。用单刀双掷开关SW3实现随时暂停和和继续功能，具体接法为：单刀双掷开关两端一端接地，另一端接U10：B的输出端，中间那端接