基于fpga的pwm控制器设毕业论文

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1、西安科技大学《FPGA应用与设计综合实验》报告基于FPGA的PWM控制器设计1设计任务与要求1.1设计任务完成基于FPGA的PWM控制器的设计，产生固定频率、占空比可调节的PWM波1.2设计要求1.2.1掌握PWM技术原理；了解PWM控制方法及应用；完成基于FPGA的PWM控制器设计1.2.2通过课程设计的实践，进一步了解和掌握硬件描述语言(VHDL或Verilog）和TOP-DOWN的设计流程，提高对实际项目的分析和设计能力，体会FPGA项目开发的过程，熟悉实验报告的编写规范。2设计原理分析首先使用一个8位计数器对输入时钟脉冲进行计数，然后

2、将8位可人为控制输入与计数器的输出做为比较器的输入端进行比较，比较器的输出即为固定频率、占空比可调节的PWM波，可以通过调节控制器中的数值对PWM波的占空比进行调节。3设计方案3.1使用一个8位计数器，计数器的输入时钟信号为25MHZ，可以通过分频器来调节时钟信号的周期。3.2使用8个开关来改变输入比较器的数值3.3第9页西安科技大学《FPGA应用与设计综合实验》报告使用比较器，对8位计数器的输出与输入8位数进行比较，产生固定频率、占空比可调节的PWM波。4设计步骤4.1确定设计的整体方案，确定设计使用的软件4.2编写设计程序代码，完成对控制

3、器电路图的设计4.3使用QuartusⅡ对设计进行仿真调试4.4连接硬件，使用示波器观察产生的波形，对不足之处进行改进调试5设计程序代码2分频分频器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity divclk2 is  port(Tclk:in std_logic;       Dclk:out std_logic);end divclk2;architecture art of divclk2 issignal tempdclk:

4、std_logic:='0';beginprocess(Tclk)beginif Tclk'event and Tclk='1'then   tempdclk<=not tempdclk;end if;end process;Dclk<=tempdclk;end art;比较器第9页西安科技大学《FPGA应用与设计综合实验》报告library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity COMP0 is  port(A,B:in std_log

5、ic_vector(7 downto 0);       Q:out std_logic);end entity;architecture art of COMP0 isbeginprocess(A,B)begin if A=B OR A>B then      Q<='1';      else Q<='0';   end if;end process;end art;6仿真波形k为输入，out为输出，clk为50MHz时钟输入第9页西安科技大学《FPGA应用与设计综合实验》报告第9页西安科技大学《FPGA应用与设计综合实验》报告第9页西安

6、科技大学《FPGA应用与设计综合实验》报告7调试结果说明K8——K1拨至“”第9页西安科技大学《FPGA应用与设计综合实验》报告K8——K1拨至“”K8——K1拨至“”第9页西安科技大学《FPGA应用与设计综合实验》报告K8——K1拨至“”K8——K1全拨至高电平第9页西安科技大学《FPGA应用与设计综合实验》报告7.2不足之处7.2.1缺陷说明开关全拨至低电位时有毛刺产生，占空比不为0%。7.2.2原因分析使用的比较器的原理为，当两个输入端A=B时，输出为高电位。那么当输入为“”时，计数器的状态为时，输出为高电位

7、，所以产生的PWM波的占空比为1/256而不为0%。7.2.3解决方法将比较器源程序改为：当AB时，输出为高电位。第9页FPGA课程设计题目：基于FPGA的PWM控制器设计班级：XXXXXXX姓名：XXXXXX学号：XXXXXX