基于FPGA 的DC-DC 数字PWM 控制器的研究

基于FPGA 的DC-DC 数字PWM 控制器的研究

ID:38269270

大小:173.53 KB

页数:4页

时间:2019-05-25

基于FPGA 的DC-DC 数字PWM 控制器的研究_第1页
基于FPGA 的DC-DC 数字PWM 控制器的研究_第2页
基于FPGA 的DC-DC 数字PWM 控制器的研究_第3页
基于FPGA 的DC-DC 数字PWM 控制器的研究_第4页
资源描述:

《基于FPGA 的DC-DC 数字PWM 控制器的研究》由会员上传分享,免费在线阅读,更多相关内容在行业资料-天天文库

1、中国电工技术学会电力电子学会第十届学术年会论文集基于FPGA的DC/DC数字PWM控制器的研究1白永江,杨旭,冯维一,王兆安1)(西安交通大学,陕西西安710049Email:baiyj@stu.xjtu.edu.cn)摘要:本文提出了一种采用现场可编程逻辑器件(FPGA)实现高开关频率高精度DC/DC数字PWM控制器的方案。介绍了以ALTERA公司CycloneⅡ系列FPGA为数字控制器,分析了数字PWM控制器各个部分的功能及具体实现,以12V输入、1V输出Sync-Buck为主电路,实现全数字高精度高开关频率DC/DC开关电源。关键字:数字控制,DC/DC开关电源,“窗口”ADC,数

2、字PWM1.引言在电力电子技术领域,数字化已逐渐成为发展的一个大趋势。就目前而言,模拟控制技术发展的相当成熟,基本可以满足要求,但如果考虑到温度漂移、长期稳定性和产品一致性等方面,数字化将会带来很多模拟控制所不具备的优点。从DC/DC变换器的发展来看,数字化控制技术是必须的。现代直流电源的用电系统越来越复杂,供电路数、供电要求越来越繁杂。如果电源之间能够通信,则可以相互交换负载电流、负载动态变化等信息,图2-1数字控制的DC/DC开关电源结构系统通过协调、控制和管理,可以在整体效率、动态ADC模块、数字控制器模块和数字PWM模块响应方面达到更好的效果,从而实现系统级优化。目是研究的核心部

3、分。在本文的研究中,数字控制器模前,比较典型的数字PWM控制芯片有Primarion公司块和DPWM两个部分均在FPGA上实现,ADC选用的PX3535和SiliconLabora-tories的Si8250,其MAX1003,分别在第3部分和第4部分给以介绍。中PX3535是VR的多相数字PWM控制器,Si8250适合于隔离和非隔离的DC/DC的数字PWM控制器[1]。3“窗口”ADC目前,数字控制技术中,数字PWM的精度、数字控制的DC/DC中,电压反馈通过高速ADCADC采样精度和数字控制系统的建模等是现在研究采样送给控制器。每个开关周期进行一次或多次采的主要方向。本文提出提高数字

4、PWM和ADC采样样。在高开关频率下,采用快速的Flash型ADC,为精度的方法,采用ATERA公司FPGA——CycloneⅡ有效控制成本,采样为“窗口”AD法。系列,实现了高速时钟模块、高分辨率的数字PWMen()模块、快速数字PID模块,在实验中给以验证。2数字控制开关电源的结构ΔVo数字控制的DC/DC开关电源一般由主电路、数[3]字控制电路和驱动保护电路3部分组成,其中数字控制电路由A/D变换器(ADC)、数字控制器模块和数字PWM(DPWM)模块3个部分,如图2-1所示。VoVref()ΔVomax基金项目:台达电力电子科教基金资助图3-1A/D变换器中国电工技术学会电力电子

5、学会第十届学术年会论文集如图3-1,可以调节ADC的分辨率来满足电压调4控制电路的FPGA实现节的需要。在DC/DC开关电源中,输出电压Vo(t)一4.1实现方案控制电路是DC/DC变换器的心脏,在电源系统般在给定参考V的周围小的范围内动态变化,即:ref中占据极其重要的地位。图4-1给出采用FPGA实现()ΔΔVV()数字控制电路的原理框图,包括时钟控制模块、数字VV−≤oomax()t≤V+maxref220refPID模块和数字PWM3个模块,这些模块在同步时钟……(3-1)下协同工作,实现DC/DC开关电源的数字化控制。同时,输出电压的稳态值容许有小的电压波动,即:ΔVVFDut

6、yCommandVV=±o……(3-2)Fromsref2ADC数字PIDPID_ClkCLKPWMDPWM1P时钟控制W因次,ADC的最小LSB等效电压不能低于ΔVo,ADCADC_Clk模块MToPWM2ADC生ADC控制Syn_Clk()ΔV成的满量程范围要大于等于,即表示如下:omaxFPGAVV≤Δ且(VV≤Δ)……(3-3)ADCLSBoADCfullomax图4-1FPGA实现的数字控制器内部原理框图下面分别对各个功能块进行具体介绍。而实际应用中的DC/DC开关电源,一般ΔV和o(1)时钟控制模块时钟控制部分主要是利用CycloneⅡ系列FPGA()ΔV均是很小的值,故VV

7、−电压误差信号只omaxrefo内部的PLL来实现,可以实现良好的倍频和分频。此需要几个数字值就可以完全表示,而不需要把输出电FPGA内部有两个PLL,每个PLL有3个时钟输出,压在整个范围内都转换,如图3-1所示。业界把这种其中2个内部时钟,另1个既可以作为内部时钟又可[2]方法形象地称为“窗口”AD法。以是外部时钟。选择输入系统时钟频率为通常,DC/DC开关电源的ADC分辨率达不到精fin=50MHz,通过PLL实现5倍频得到D

当前文档最多预览五页,下载文档查看全文

此文档下载收益归作者所有

当前文档最多预览五页,下载文档查看全文
温馨提示:
1. 部分包含数学公式或PPT动画的文件,查看预览时可能会显示错乱或异常,文件下载后无此问题,请放心下载。
2. 本文档由用户上传,版权归属用户,天天文库负责整理代发布。如果您对本文档版权有争议请及时联系客服。
3. 下载前请仔细阅读文档内容,确认文档内容符合您的需求后进行下载,若出现内容与标题不符可向本站投诉处理。
4. 下载文档时可能由于网络波动等原因无法下载或下载错误,付费完成后未能成功下载的用户请联系客服处理。