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时间:2018-03-20
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1、课程设计报告学生姓名:学号:学院:电气工程学院班级:题目:数字时钟设计指导教师:职称:目录第一章设计内容及要求11.1设计目的11.2设计内容和要求11.3创新部分1第二章系统总体设计方案12.1数字时钟的组成12.2原理分析12.3基本逻辑功能框图2第三章器件选择23.1555集成定时器23.274LS16043.3LED显示屏63.44位十进制同步可逆计数器74LS9063.54位数值比较器74LS858第四章数字时钟的电路设计104.1时钟振荡电路104.1.1555多谐振荡器产生1KHz104.1.2时钟信号发生电路10
2、4.1.3时钟振荡电路的Multisim仿真114.2分频器电路124.3秒脉冲发生器电路144.4分脉冲发生器电路144.5时脉冲发生器电路154.6校时电路164.7整点报时电路174.8闹钟功能电路184.9数字时钟总仿真电路图20第五章心得体会215.1关于数字时钟的心得体会215.2关于收音机的焊接与调试心得体会22第六章参考文献23第一章设计内容及要求1.1设计目的使学生对电子的一些相关知识有感性认识,加深电类有关课程的理论知识;;掌握电子元件的焊接、电气元件的安装、连线等基本技能,培养学生阅读电气原理图和电子线路图
3、的能力。并在生产实践中,激发学生动手、动脑、勇于创新的积极性,培养学生严谨、认真、踏实、勤奋的学习精神和工作作风,为后续专业课程的学习打下坚实的基础。1.2设计内容和要求(1)稳定的显示时、分、秒。(要求24小时为一个计时周期)(2)当电路发生走时误差时,要求电路有校时功能。(3)电路有整点报时功能。报时声响为四低一高,最后一响高音正好为整点。1.3创新部分(1)闹钟功能第二章系统总体设计方案2.1数字时钟的组成数字电子钟的电路由秒脉冲发生器、分秒计数器、74LS90(二—五—十进制加法计数器)、74LS85(比较器)、时间译码
4、及控制门,555定时器,七段数码管等构成。2.2原理分析它由多谐振荡器、分频器、计数器、译码器、显示器、报时电路、校时电路1和闹钟电路组成。多谐振荡器产生的信号经过分频器作为秒脉冲,秒脉冲送入计数器计数,计数结果通过“时”、“分”、“秒”译码器显示时间。分频器能将多谐振荡器产生的1kHZ的脉冲分为500HZ和1HZ。2.3基本逻辑功能框图图1数字时钟基本逻辑功能框图第三章器件选择3.1555集成定时器555集成定时器由五个部分组成:1、基本RS触发器:由两个“与非”门组成2、比较器:C1、C2是两个电压比较器3、分压器:阻值均为
5、5千欧的电阻串联起来构成分压器,为比较器C1和C2提供参考电压。4、晶体管开卷和输出缓冲器:晶体管VT构成开关,其状态受端控制。输出缓冲器就是接在输出端的反相器G3,其作用是提高定时器的带负载能力和隔离负载对定时器的影响。555芯片内部结构图如下:2图2555芯片内部结构图其逻辑功能表如下:表1555定时器功能表阈值输入(UI1)触发输入(UI2)复位(RD)输出(U0)放电管VT××00导通<2/3VCC<1/3VCC11截止>2/3VCC>1/3VCC10导通<2/3VCC>1/3VCC1不变不变其引脚图如下:图3555定时
6、器引脚图23逻辑符号如下:图4555逻辑符号图3.274LS16074LS160为十进制同步加法计数器逻辑功能描述如下:由逻辑图与功能表知,在CT74LS160中LD为预置数控制端,D0-D3为数据输入端,C为进位输出端,Rd为异步置零端,Q0-Q3位数据输出端,EP和ET为工作状态控制端。当Rd=0时所有触发器将同时被置零,而且置零操作不受其他输入端状态的影响。当Rd=1、LD=0时,电路工作在预置数状态。这时门G16-G19的输出始终是1,所以FF0-FF1输入端J、K的状态由D0-D3的状态决定。当RC=LD=1而EP=0
7、、ET=1时,由于这时门G16-G19的输出均为0,亦即FF0-FF3均处在J=K=0的状态,所以CP信号到达时它们保持原来的状态不变。同时C的状态也得到保持。如果ET=0、则EP不论为何状态,计数器的状态也保持不变,但这时进位输出C等于0。当RC=LD=EP=ET=1时,电路工作在计数状态。从电路的0000状态开始连续输入10个计数脉冲时,电路将从1001的状态返回0000的状态,C端从高电平跳变至低电平。利用C端输出的高电平或下降沿作为进位输出信号。逻辑功能表如下:23表274LS160逻辑功能表CPEPET工作状态×0××
8、×置零10××预置数×1101保持×11×0保持(但C=0)1111计数其引脚图如下:图574LS160引脚图逻辑功能示意图如下:图674LS160逻辑功能示意图233.3LED显示屏LED是发光二极管LightEmittingDiode的英文缩写。LED显示屏
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