eda课程设计实验报告-电子钟的设计

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1、EDA课程设计实验报告系别：自动化工程系专业：电子测量技术与仪器同组人员：指导老师：一电子钟的设计一．设计要求：1.能实现时，分，秒计时。2.能实现整电报时。3.能进行对时和分的校准。二．实验目的：1.掌握多位计数器相连的方法。2.掌握十六进制，二十四进制，六十进制计数器的设计方法。3.握CPLD技术的层次化设计法。4.了解软件的元件管理含义以及模块元件之间的连接概念。5.掌握电子电路一般的设计方法，并了解电子产品的研制开发过程，基本掌握电子电路安装和调试方法。6.培养独立分析问题，团结解决问题的能力。三．硬件要求：1.8位8段扫描共阴极数码显示管。2.三个按键开关（清零，校时，校分）。四．

2、设计原理1.数字钟的计时周期为24小时，显示满刻度为23时59分59秒，另外具备校时功能和报时功能。因此，一个基本的数字钟主要由“时”“分”“秒”计数器校时电路组成。将标准信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累加60秒发送一个“分脉冲”信号，该信号将被送到“时计数器”，“时计数器”采用24进制计数器，可实现对一天24小时的累计。译码显示电路将“时”“分”“秒”计数器的输出状态六段显示译码器译码。通过六位LED七段显示器显示出来2.校时电路是用来对“时”“分”显示数字进行校时调整的。五．电子时钟模块设计1.分频模块FENPIN设计模块FENPIN原理图如下：图3FENPIN

3、原理图FENPIN源程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityFENPisport(clk1:instd_logic;clk:outstd_logic);end;architectureoneofFENPissignala:std_logic_vector(8downto0);signalb,c:std_logic;beginprocess(clk1)beginifclk1'eventandclk1='1'thenifa=""thenb<='1';a<="";elsea<=a+1

4、;b<='0';endif;endif;endprocess;clk<=b;end;仿真波形如下：图4FENPIN波形图2.模块MIAO1设计模块MIAO1原理图如下，CLK和RESET控制DAOUT，SETIME和CLK控制ENMIN图5SECOND的原理图MIAO1的源程序如下libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitymiao1isport(clk,reset,setmin:instd_logic;daout:outstd_logic_vector(6downto0);enmin

5、:bufferstd_logic);end;architecturetwoofmiao1issignald:std_logic_vector(6downto0);signalenmin1,enmin2:std_logic;beginprocess(clk,reset,setmin)beginifreset='1'thend<="";elsif(clk'eventandclk='1')thenifd<16#60#thenifd=""thend<="";enmin1<='1';elsed<=d+1;enmin1<='0';ifd(3downto0)="1001"thend<=d+7;endif;

6、endif;endif;endif;endprocess;daout<=d;enmin<=(enmin1orenmin2);enmin2<=(setminandclk);end;波形仿真图如下图1-4MIAO1的波形仿真3.模块FENZ设计模块FENZ原理图如下，CLK和RESET控制DAOUT，SEHOUR控制ENHOUR图6fen图FENZ的源程序如下libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityfenisport(reset,clk,sethour,clk1:instd_logic

7、;daout:outstd_logic_vector(6downto0);enhour:bufferstd_logic);end;architecturetwooffenissignald:std_logic_vector(6downto0);signalenhour1,enhour2:std_logic;beginprocess(clk,clk1,reset,sethour)beginifreset='1'