卷积码译码器设计

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1、卷积码译码器设计1完成（2，1，4）卷积码编码器设计2完成相应的维特比译码器设计卷积码编译码基本原理(n,k,m)卷积码中编码后的n个码元不仅与当前段的k个信息有关，而且也与前面段的信息有关，编码过程中相互关联的码元为n(m+1)个。因此，这N时间内的码元数目n(m+1)通常被称为这种码的约束长度。卷积码的纠错能力随着m的增加而增大。因为任何一个发送序列对应于编码器网格图中的一条路径。似然函数可以用接收序列与编码器网格图中的路径对应输出序列之间的距离来度量，译码的过程即是在网格图中寻找一条与接收序列距离最小的路径。km一般情况下，(n，k，m)卷积码编码器

2、共有2个状态，若输入的信息序列的长度是(L+m)Kkkl(后mk个码元全为0)，则进入和离开每一状态各有2条分支在网格图上共有2条不同的路径，kl相应于编码器输出的2个码序列。具体理论见各种书籍介绍。(2,1,4)卷积器结构及其性质本实验中所涉及的（2，1，4）卷积码编码器结构如图1所示：图1其对应的编码规则为:C[1]=input+D2+D3;C[0]=input+D0+D2+D3;该编码器的viterbi译码的篱笆图如图2所示：012345……图2注：a)0走实线，1走虚线；b)在16个状态全部达到之后，状态图中间状态开始循环出现；viterbi卷积器

3、的verilog实现一．设计和测试的总结构设计如图3所示：源码1010010…编码结果[1:0]110010100…译码结果1010010…编码器译码器噪音[1:0]1100100110…图3Test_decode//totestthebasicfunctionofthisproject…….encode//toencodetheoriginal01code,andoutputtheconvolutedcodes…….decode//inputthecodeswhicharegeneratedbyencoderandinterferedby//random

4、noise//tocomputethelengthofthetwopathslinkedtonodexand//generatedwhenanewcodecomesin(x'{0,1,...,15})……..acs0……..acs1……..acs23……..acs_4_7……..acs_8_15……..mod2//tocomputerthedistancebetweenthisinputtedcodeand00//0110or11,andtheresultisinputtedintoacs0,acs1and//thelike.//gettheresulto

5、facs0,acs1andthelike,comparethe//distanceofthetwopathslinkedtoasinglenodandchoose//theshorterpathsasthepathvalueasthebasicvalueof//thenodwhenanewcodecomesin……..path01……..path23……..path_4_7……..path_8_15Notation:1.因为初始截断树的存在，各结点有着不同的特点，故分成acs0,acs1,acs23,acs_4_7,acs_8_155个不同的模块，其实他们

6、功用相同;同样，path01,path23,path_4_7,path_8_15也由此原因得出；二．编码器设计利用上述(2，1,4)卷积编码器的结构生成相应的编码，见encode.v文件用R[3:0]寄存器寄存已输入的码，最多寄存之前输入的4位，所以为4位。再加上本次的输入共同决定编码结果。主要程序如下：always@(posedgeclk)beginR[3]<=R[2];R[2]<=R[1];R[1]<=R[0];R[0]<=in;endalways@(posedgeclk)beginout[1]<=R[3]+R[2]+in;out[0]<=R[3]+R

7、[2]+R[0]+in;end三．译码器设计1．关于mod2模块的设计记录下本次输入的码与00、01、10、11的区别。方法是模2加。结果输入到加比选模块中去。d0:与00的汉明距离d1:与01的汉明距离d2:与10的汉明距离d3:与11的汉明距离对应于不同的状态节点，走0还是走1，输出的编码是不同的，输入到加比选模块中时要注意不要连错。2．关于加比选模块的设计采用并行结构处理。“比”和“选”在同一个模块中完成，16个状态对应16个模块。这些模块结构相似。因为到达中间重复状态的过程不一样（从篱笆图很容易看出来），这16个模块会有不同的情况。对应，“加”也因

8、此而不同。分析整理之后得到了上面的总结构。看图4，为测试时的结果，