基于dm642的嵌入式网络视频服务器的设计

基于dm642的嵌入式网络视频服务器的设计

ID:6483328

大小:85.00 KB

页数:7页

时间:2018-01-15

基于dm642的嵌入式网络视频服务器的设计_第1页
基于dm642的嵌入式网络视频服务器的设计_第2页
基于dm642的嵌入式网络视频服务器的设计_第3页
基于dm642的嵌入式网络视频服务器的设计_第4页
基于dm642的嵌入式网络视频服务器的设计_第5页
资源描述:

《基于dm642的嵌入式网络视频服务器的设计》由会员上传分享,免费在线阅读,更多相关内容在行业资料-天天文库

1、基于DM642的嵌入式网络视频服务器的设计很好的一个实例目前的安防监控领域的主流产品是DVR(数字硬盘录像机),它的主要特点是适合监控点集中的局域监控应用。但是,随着对于远程分布式监控需求的增长,嵌人式网络视频服务器以其可靠性高,组网方便等优点越来越受到安防领域厂商和客户的重视。视频服务器的解决方案有多种选择,但是市场产品的主流一般选择两种方案(I)CPU十ASIC。该方案选择以ARM为核的CPU和专用媒体处理芯片搭建。优点是开发时间相对较短,但由于采用ASIC,灵活性较差,产品一旦定型,很难更改。(2)采用面向媒体处理的专用DSP。其开发时间不长,优点

2、是由于算法是软件代码,所以可以不断对产品性能进行升级,重复开发成本较低。基于以上几点,本系统采用第二种方案设计。一、系统的硬件设计视频服务器最主要的功能是完成图像和声音的采集、压缩及传输的功能。视频服务器用到的核心技术一般包括视频压缩算法,音频压缩算法,网络传输协议。目前市场上的主流技术主要是MPEG4或H26x视频压缩算法、AAC音频压缩算法、G.72x语音压缩算法(或AAC音频压缩算法),TCP/IP协议等。DM642是TI公司推出的一款针对多媒体处理领域应用的DSP,它是在C64x的基础上,增加了很多外围设备和接口。该DSP为548脚BGA封装,高

3、度集成化。主要外围设备包括:三个可配置的视频接口,可以和视频输人,输出或传输流输人无缝连接。VCXO内插控制端口(VIC)10/100Mbps以太网口(EMAC)。数据管理输人输出模块(MDIO)。多通道音频串行端口(McASP)o12C总线模块。两个多通道有缓存的串口(McBSPs)。三个32-bit通用定时器。用户可配置的16-bit或32-bit的主端口接口(HPI16/HPI32)o6Mhz32-bit的PCI接口。通用1/0端口(GPIO)o64-bit的外部存储单元接口,支持和同步或异步存储单元的连接。系统硬件框图如下:本系统设计3路视频端口

4、,2路板上解码器和1路板上编码器,32Mbyte,同步DRAM通过FPGA的OSD4MbytesFlashmemory,10/100以太网端口通过FPGA内寄存器执行的板卡软件配置导人加载选项配置。DSP芯片通过64bit的EMIF接口或8/16bit的3路视频接口连接板上外围设备。SDRAM,Flash,FPGA和UART每一个设备占用其中的一个接口。EMIF接口也连接扩展背板接口,扩展背板接口用来连接背板。板上的视频解码器和编码器连接到视频端口和扩展连接器上。母板上的2个编码器和1个解码器都符合标准规范。McASP可以通过软件重新设定成为一个扩展接口

5、。可编程逻辑门阵列又被称为FPGA,用来执行板上组合在一起的逻辑程序。FPGA有基于软件用户端口的寄存器,用户可以通过读写这个寄存器来配置板卡。系统的硬件设计主要有以下几个部分。(1)存储器映射。C64。系列DSP有大量的字节可设定的地址空间。程序代码和数据可被存储在统一标准的32bit地址空间的任何位置。默认状态下,内部的寄存器从0x00000000地址空间开始存储。一小部分存储器可由软件重新映射为L2高速缓存,而不是固定的RAM.EMIF(外部寄存器端口)有4个独立的可设定地址的区域,称为芯片使能空间(CEO-CE3)。当Flash,UART和FPG

6、A映射到CEI时,SDRAM占据CEO。背板使用CE2和CE3.CE3的一部分被配置给OSD功能的同步操作和扩展的FPGA中的其他同步寄存器操作。(2)EMIF端口。本系统设计一个64bit长的外部存储器端口。将地址空间分割成了四个芯片使能区,允许对地址空间进行8bit,16bit,32bit和“bit的同步或不同步的存取。DM642板使用芯片使能区CEO,CEI和CE3.CEO被发送给64bit的SDRAM总线。CEI被8bit的Flash,UART和FPGA功能使用。CE3被设置成同步功能。CE2和CE3都被发送给背板接口连接器。(3)SDRAM寄存

7、器端口。本系统设计在CEO空间连接了64bit的SDRAM总线。这32兆的SDRAM空间用来存储程序、数据和视频信息。总线由外部PLL驱动设备控制,运行在133MHz的最佳运行状态。SDRAM的刷新由DM642自动控制。EMIF使用的PLL被称为ICS512,PLL的输人时钟是25MHzoDM642可以配置EMIF时钟的原始值。ECLKIN针脚一般为默认值,但其也可通过分频CPU时钟,来控制EMIF的时钟频率。在复位时,通过对ECLKINSELO和ECLKINSELI针脚的操作进行设置,其与EA19和EA20针脚共同分享EMIF的地址空间。(4)Flas

8、h寄存器接口本系统设计4M的Flash,映射在CEI空间的低位。Flash寄存器

当前文档最多预览五页,下载文档查看全文

此文档下载收益归作者所有

当前文档最多预览五页,下载文档查看全文
温馨提示:
1. 部分包含数学公式或PPT动画的文件,查看预览时可能会显示错乱或异常,文件下载后无此问题,请放心下载。
2. 本文档由用户上传,版权归属用户,天天文库负责整理代发布。如果您对本文档版权有争议请及时联系客服。
3. 下载前请仔细阅读文档内容,确认文档内容符合您的需求后进行下载,若出现内容与标题不符可向本站投诉处理。
4. 下载文档时可能由于网络波动等原因无法下载或下载错误,付费完成后未能成功下载的用户请联系客服处理。