附件：verdi自动化调试系统简介

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1、附件：Verdi自动化调试系统简介产品客户Verdi适用于大中小规模数字电路设计，分析与验证，对于大规模超大规模电路设计效率提高尤为明显。市场状况设计纠错市场的领导者与技术领先者，占有全球RTL设计市场40％以上份额，全球主要大型半导体供应商与无晶圆厂设计公司均使用Verdi及其系列产品。目前Verdi解决方案是市场上唯一致力于这一领域的产品。HDLsimulator如Cadence的NC-Sim，Synopsys的VCS和Mentor的Modelsim均含有简单debug功能的附件，但仅限于查看sou

2、rcecode，波形图及简单tracedrive/load功能。而Verdi的TemporalFlowView，autotrace，activetrace，assertion/testbench语言支持，波形比较，时钟树分析，状态机分析，时序结果分析与反标，多种电路图提取查看等重要功能均为独有。产品介绍Verdi调试系统适用于数字电路的设计与验证，它提供了一系列工具使工程师快速的了解和掌握设计的结构，并提供行为分析方法，抽取整个区域里完整的，全局的，相关的视图，极大的提高侦错效率从而有效的提高生产率。V

3、erdi支持各种硬件描述语言Verilog，VHDL，SystemVerilog，同时集成支持验证描述语言Vera，E语言，SVTB以及支持断言描述语言SVA,psl等。数字IC设计的整个验证过程都可以在Verdi中分析与调试。Verdi主要功能模块lnTrace:源代码追踪工具，查看设计层次结构，跟踪driver/load信号，标注波形信号值等lnSchema:电路原理图萃取工具,它根据相关的RTL或者是Gate-level的代码描述智能地创建层次化和扁平化的电路原理图，方便的跨越层次结构的信号追踪l

4、nWave:完整的波形显示工具,提供了一个易于理解和非常直觉化的视窗来帮助工程师分析信号lnState:有限状态机提取及分析lTFV(TemporalFlowView):快速地穿越整个设计结构去自动地追踪信号的传递关系lnCompare：不同设计阶段的仿真结果比较Verdi获得业界肯定lTenzingNorgayAwardforinteroperability2004lEDNtop100products2002&2004lIECDesignVisionAwardWinner2005lEDNInnovat

5、ionFinalist2002lElectroniqueMagazine(France)ProductoftheYear2006Verdi选配工具套件nLintFPGA代码设计规则检查nLint是一个广泛的硬件描述语言设计规则检查工具，帮助工程师完整地分析设计代码的语法和语义的正确性。通过对源代码的检查,工程师得以确保源代码的描述对于诸如同步设计，可测试性设计，命名等设计规则的一致性，尽早发现问题，并写出易于阅读和维护的源代码程序。nESL系统级调试nESL整合于Verdi调试系统中，帮助IC设计工程师

6、进行电子系统级的设计的快速软硬件协同调试。它支持系统级描述语言SystemC及系统传输级调试，特别适合嵌入式处理器与SoC的开发。nAnalyzer时钟设计分析nAnalyzer是数字电路设计分析工具，它整合于Verdi调试平台，用于数字电路过程中时钟设计与实现及功耗分析。nECO图形化网表修改nECO整合于Verdi/Debussy调试系统中。针对扁平化的网表，nECO可以快速的分离出需要修改的逻辑电路，进行图形化的编辑，并且自动修改网表。