《eda技术与vhdl》 选择题

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1、一、VHDL基本结构1.一个项目的输入输出端口是定义在A.实体中B.结构体中C.任何位置D.进程中2.描述项目逻辑功能的是A.实体B.结构体C.配置D.进程3.关键字ARCHITECTURE定义的是A.结构体B.进程C.实体D.配置4.VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库：A.IEEE库B.VITAL库C.STD库D.WORK工作库5.VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述是A．器件外部特性；B．器件的内部功能；C．器件的综合约束；D．器件外部特性与内部功能。6.在VHDL中，库可以包含一个

2、或多个A.程序包B.结构体C.输入D.输出7.一个能为VHDL综合器接受，并能作为一个独立的设计单元的完整的VHDL程序成为A．设计输入B.设计输出C.设计实体D.设计结构8.Q为输出信号，但内部设计会用到其反馈信号，其正确的端口说明是：A.Q：INBIT；B.Q：OUTBIT；C.Q：INOUTBIT；D.Q：BUFFERBIT；9.VHDL语言程序结构的特点是把一个设计实体分成A.外部和内部B.实体和实体说明C.结构体和结构体说明D.图形部分和文本部分10.VHDL设计文件的实体说明部分描述的是A.电路系统的内部结构B.电路系统的逻辑功能C.电路系统的主要参数D.电路系统的

3、外部端口11.VHDL语言程序结构中必不可少的部分是：A.库B.程序包C.配置D.实体和结构体12.下列选项中，哪些项在VHDL程序设计文件中属于可选部分A.库和实体B.实体和结构体C.结构体和配置D.库、程序包和配置13.关于VHDL中实体说明的格式，以下叙述不正确的是A.实体说明以“ENTITY实体名IS”开头，以“END实体名”结束B.实体说明中包含类属表和端口说明两部分C.端口说明中只需要规定端口的模式即可D.实体名一定要与设计文件同名14.在VHDL的实体说明中，端口名表的作用是A.列出所有输入端口的名称B.列出所有输出端口的名称C.说明实体输入、输出端口的信号类型及

4、端口模式D.只定义输入、输出端口的数目15.在VHDL中，为了使已声明的数据类型、子程序、元件能被其他设计实体调用或共享，可以把它们汇集在中。A.设计实体B.配置C.结构体D.库和程序包16.在包含多个结构体的VHDL程序中，必须使用来选择用于综合和仿真的结构体。A.If语句B.Case语句C.Configuration语句D.While语句17.在VHDL的端口声明语句中，用声明端口为双向方向A.INB.OUTC.INOUTD.BUFFER18.类属说明的正确格式是：A.GENERIC(delay:TIME=20us);B.GENERIC(delay:TIME:=20us);

5、C.GENERIC(delayTIME=20us);D.GENERIC(delay=TIME:=20us);19.VHDL的设计实体可以被高层次的系统，成为系统的一部分A.输入B.输出C.仿真D.调用20.VHDL常用的库是()标准库A.IEEEB.STDC.WORKD.PACKAGE21.VHDL的实体声明部分用来指定设计单元的A.输入端口B.输出端口C.引脚D.以上均可22.以下关于VHDL中的程序包，说法错误的是A.程序包可定义一些子程序、常量和用户数据类型，供多个设计实体共享B.用户只能使用VHDL预定义的标准程序包，不能由用户自己定义程序包C.程序包由程序包声明单元和

6、程序包体单元两部分构成D.在实体中引用一个程序包的格式为：Use库名．程序包名．项目名；23.在VHDL中，为了使已声明的数据类型、子程序、元件能被其他设计实体调用或共享，可以把它们汇集在中。A.设计实体B.程序库C.结构体D.程序包24.如果信号a定义为标准逻辑矢量，要使a<=a+1;语句合法，则需要打开下面哪些程序包①std_logic_1164②std_logic_unsigned③std_logic_arith④std_logic_signedA.①和②B.②和③C.①和③D.②和③二、VHDL基本语法(一)标识符1.1987标准的VHDL语言对大小写是A.敏感的B.只

7、能用小写C.只能用大写D.不敏感2.关于1987标准的VHDL语言中，对标识符描述正确的是A.必须以英文字母开头B.可以使用汉字开头C.可以使用数字开头D.任何字符都可以3.1987标准的VHDL语言中，对合法的标识符描述不正确的是A.下划线不能用在开头B.下划线不能连用C.不能使用下划线D.下划线不能用在结尾4.符合1987标准VHDL的标识符是A.A_2B.A+2C.2AD.225.符合1987VHDL标准的标识符是A.a_2_3B.a_____2C.2_2_aD.2a6.不符合1987