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时间:2021-04-21
《EDA实验-正弦波信号发生器设计.docx》由会员上传分享,免费在线阅读,更多相关内容在行业资料-天天文库。
1、.实验八正弦信号发生器的设计一、实验目的1、学习用VHDL设计波形发生器和扫频信号发生器。2、掌握FPGA对D/A的接口和控制技术,学会LPM_ROM在波形发生器设计中的实用方法。二、实验仪器PC机、EDA实验箱一台QuartusII6.0软件三、实验原理如实验图所示,完整的波形发生器由4部分组成:FPGA中的波形发生器控制电路,它通过外来控制信号和高速时钟信号,向波形数据ROM发出地址信号,输出波形的频率由发出的地址信号的速度决定;当以固定频率扫描输出地址时,模拟输出波形是固定频率,而当以周期性时
2、变方式扫描输出地址时,则模拟输出波形为扫频信号。波形数据ROM中存有发生器的波形数据,如正弦波或三角波数据。当接受来自FPGA的地址信号后,将从数据线输出相应的波形数据,地址变化得越快,则输出数据的速度越快,从而使D/A输出的模拟信号的变化速度越快。波形数据ROM可以由多种方式实现,如在FPGA外面外接普通ROM;由逻辑方式在FPGA中实现(如例6);或由FPGA中的EAB模块担当,如利用LPM_ROM实现。相比之下,第1种方式的容量最大,但速度最慢;,第2种方式容量最小,但速度最最快;第3种方式则
3、兼顾了两方面的因素;D/A转换器负责将ROM输出的数据转换成模拟信号,经滤波电路后输出。输出波形的频率上限与D/A器件的转换速度有重要关系,本例采用DAC0832器件。..DAC0832是8位D/A转换器,转换周期为1μs,其引脚信号以及与FPGA目标器件典型的接口方式如附图2-7所示。其参考电压与+5V工作电压相接(实用电路应接精密基准电压)。DAC0832的引脚功能简述如下:ILE(PIN19):数据锁存允许信号,高电平有效,系统板上已直接连在+5V上。WR1、WR2(PIN2、18):写信号1
4、、2,低电平有效。XFER(PIN17):数据传送控制信号,低电平有效。VREF(PIN8):基准电压,可正可负,-10V~+10V。RFB(PIN9):反馈电阻端。IOUT1/IOUT2(PIN11、12):电流输出1和2。D/A转换量是以电流形式输出的,所以必须如实验结构图NO.5所示的连接方式将电流信号变为电压信号。AGND/DGND(PIN3、10):模拟地与数字地。在高速情况下,此二地的连接线必须尽可能短,且系统的单点接地点须接在此连线的某一点上。本次实验中的正弦波波型数据由64个点构成,
5、此数据经DAC0832,并经滤波器后,可在示波器上观察到光滑的正弦波(若接精密基准电压,可得到更为清晰的正弦波形)。四、实验内容1:根据例6-9,6-5及以上的设计原理,完成正弦波信号发生器的设计,仿真测试及实验系统上的硬件测试。硬件实验中注意DAC0832及滤波电路须接+/-12V电压。然后将实验系统左下角选择插针处用短路帽短路“D/A直通”,而“滤波1”,“滤波0”处通过短路或不接短路帽达到不同的滤波方式。将示波器的地与EDA实验系统的地相接,信号端与“AOUT”信号输出端相接;建议CLK接cl
6、ock0,由此接“1024Hz”,选电路模式5;如果目标器件是EPIK30TC144,则对应的引脚是72、70、69、68、67、65、42、41。时钟clk接系统的clock0,引脚是126..脚。实验图10波形发生器电路系统结构图Add0data_rom:U1Q1[5..0]inclockPREdout[7..0]A[5..0]Qq[7..0]OUT[5..0]Daddress[5..0]6'h01--B[5..0]ENAADDERCLRclk五、实验步骤:1、代码编写,具体参考教材中相关章节。
7、2、波形仿真。综合编译成功后,建立波形文件进行波形仿真,启动仿真器Simulator,观察输出波形的情况,在软环境下验证设计的正确性。3、引脚锁定和程序下载。参选实验电路模式5和附表一中的FLEX10K20EP1K30/50144-PINTQFP目标芯片,确定输入引脚并在开发环境中进行引脚锁定操作后重新综合编译,成功后进行下载操作。六、实验报告:作出本项实验设计的完整电路图,详细说明其工作原理,叙述例7-4的工作原理,以及基于LPM_ROM的VHDL电路设计的详细内容和测试、实验内容。1、设计流程图
8、。2、VHDL代码。3、仿真波形图。4、硬件测试数据表。..5、分析实验结果。6、心得体会。七、实验思考题:如果CLK的输入频率是50MHz,ROM中一个周期的正弦波数据是128个,要求输出的正弦波频率不低于150KHz,DAC0832是否能适应此项工作?为什么?..附表一是GW48CK/GK/PK系统(万能接插口与结构图信号/与芯片引脚对照表)XCS30XC95108EP1K100FLEX10K20ispLSI3256/A结构图144-PINTQFPXC9572EP
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