最新书法女字旁虫子旁教学课件ppt课件.ppt

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1、书法女字旁虫子旁教学课件书法欣赏VCS使用2006.03.20内容常用选项混合编译VCD/VCD+PLICoverage后仿真常用选项vcs-ffilelist-RI-line+difine+WIDTH=5vcsdir/*.v+incdir+inc_dir-RI-line–Mupdate其它选项:vcs-help演示DebugCLI(不熟,见VCS_S11_Unit_02.pdf)VirSim交互Debug(各种技巧见VCS_S11_Unit_03.pdf)(个人觉得比较好用的一个技巧:CustomRadixes)混合编译一个SoC的makefile:VHDLANALYZER=vh

2、dlan-nc+v2kVLOGANALYZER=vlogan-nc+v2kALL:ARBITERBRIDGEDMACINTCMEMCUARTGPIOTRNGMODELARBITER:${VLOGANALYZER}../Lib/ARBITER/*.v+incdir+../Lib/ARBITERBRIDGE:${VLOGANALYZER}../Lib/BRIDGE/*.v+incdir+../Lib/BRIDGEDMAC:${VLOGANALYZER}../Lib/DMAC/*.v+incdir+../Lib/DMAC/INTC:${VLOGANALYZER}../Lib/IntCtr

3、l/*.v+incdir+../Lib/IntCtrlMEMC:${VLOGANALYZER}../Lib/MemCtrl/*.v+incdir+../Lib/MemCtrlUART:${VLOGANALYZER}../Lib/UART/*.v+incdir+../Lib/UARTGPIO:${VLOGANALYZER}../Lib/GPIO/*.v+incdir+../Lib/GPIOTRNG:${VLOGANALYZER}../Lib/TRNG/*.v+incdir+../Lib/TRNGMODEL:${VLOGANALYZER}../Model/Pll_a/*.v../Mod

4、el/SDRAM/*.v../Model/ARTISAN_RAM/*.v../Model/TRNG_A/*.v../Model/DW/*.v+notimingcheckVCSSIM:vcs-nc-lmc-swift../Lib/ck520_4k_model.linux/*.v../System/*.v+incdir+../System-mhdl-RI+notimingcheck&(vlogan:编译,中间结果保存在VERILOG目录下;vcs:仿真)VirSim的两种运行方式交互模式（interactivemode）允许实时的控制仿真的进行，允许在模拟的过程中改变寄存器的值或者设置

5、，这些改变会实时地影响到模拟的结果后处理模式（post-processingmode）先倒出用户指定选择的信号及其变化过程到一个文件中，这个文件是VCD+类型的。VCD+文件里面记录了VCS模拟的结果，和信号的变化历史等信息。然后可以用VirSim来分析这个文件(验证人员将波形保存,由设计人员查错;并行工作;后仿真)保存波形两种波形文件VCD:ASCII文件VCD+:二进制文件VCD文件比较大(大概是VCD+的8倍),占用太多硬盘资源,但VCS在调用VCD文件时会自动转换成VCD+文件VCD文件(1)准备工作:修改testbanchinitialbegin$dumpfile("di

6、v_wave.vcd");$dumplimit(4096);$dumpvars;//$dumpvars(0,div_tb)end(其他系统任务:$dumpoff$dumpon$dumpflush…见)VCD文件(2)生成VCD文件vcs*.v–RI查看VCD文件vcs–RPP*.v+vcdfile+div_wave.vcd(会自动生产div_wave.vcd.vpd文件)VCD+文件(1)准备工作:修改testbench文件initialbegin$vcdpluson(0,div_tb);$vcdplustraceon(div_tb);end(

7、其它系统函数参见VCS_S11_Unit_04.pdf)VCD+文件(2)生成VCD+文件vcs*.v–RI+vpdfile+div_wave.vpd(若不加+vpdfile+…,默认产生vcdplus.vpd文件)查看VCD+文件Vcs*.v–RPP+vpdfile+div_wave.vpdPLI(1)连接C程序与VCS仿真器的接口用途:编写自己的系统函数在testbench中产生激励(动态指令发生器)Verilog模块与Cmodel联合仿真PLI(2)3个文件.c