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1、__计算机__学院__软件工程__专业__班__组、学号__姓名________协作者______________教师评定_________________实验题目__第七次实验——基于Libero的数字逻辑设计仿真及验证实验__1、熟悉SmartDesign工具的使用2、组合逻辑电路综合实验的设计、仿真、程序烧录及验证3、时序电路的设计、仿真、程序烧录及验证24实验报告一、实验目的1、了解基于Verilog的组合逻辑电路的设计及其验证。2、熟悉利用EDA工具（特别是SmartDesign）进行设计及仿真的流程。3、学
2、习利用SmartDesign对全加器进行VerilogHDL设计的方法。4、熟悉实验箱的使用和程序下载（烧录）及测试的方法。二、实验环境1、Libero仿真软件。2、DIGILOGIC-2011数字逻辑及系统实验箱。3、ActelProasic3A3P030FPGA核心板及FlashPro4烧录器。三、实验内容1、掌握Libero软件的使用方法。2、参考教材中5.7.1中相应内容，使用半加器构造全加器，并完成相应的仿真实验。3、提交相应的仿真结果并完成程序烧录及实验箱验证。4、编码器扩展实验（利用SmartDesign
3、来完成）设计一个电路：当按下小于等于9的按键后，显示数码管显示数字，当按下大于9的按键后，显示数码管不显示数字。若同时按下几个按键，优先级别的顺序是9到0。本实验需要两个编码器74HC148、一个数码显示译码器74HC4511、一个共阴极8段显示数码管LN3461Ax和一个数值比较器74HC85。5、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC74、74HC112、74HC161、74HC194相应的设计、综合及仿真。提交针对74HC74、74HC112、74HC161、74HC194（任选一
4、个）的综合结果，以及相应的仿真结果。四、实验结果和数据处理24（一）全加器1、SmartDesign连线效果截图2、模块及测试平台代码//halfAdder.vmodulehalfAdder(A,B,Y,Cout);inputA,B;outputY,Cout;assignY=A^B;assignCout=A&B;endmodule//fullAdder.vmodulefullAdder(Cin,A,B,Y,Cout);inputCin;inputA;inputB;outputY;outputCout;24wirehal
5、fAdder_0_Cout,halfAdder_1_Cout,halfAdder_1_Y,GND_net,VCC_net;OR2OR2_0(.A(halfAdder_1_Cout),.B(halfAdder_0_Cout),.Y(Cout));VCCVCC(.Y(VCC_net));halfAdderhalfAdder_0(.A(halfAdder_1_Y),.B(B),.Y(Y),.Cout(halfAdder_0_Cout));GNDGND(.Y(GND_net));halfAdderhalfAdder_1(.A(
6、Cin),.B(A),.Y(halfAdder_1_Y),.Cout(halfAdder_1_Cout));endmodule//testbench.v`timescale1ns/1nsmoduletestbench;regA,B,Cin;wireY,Cout;addersu1(.DataA(A),.DataB(B),.Cin(Cin),.Y(Y),.Cout(Cout));initialbeginA=0;B=0;Cin=0;#5Cin=1;#5B=1;24#5Cin=0;#5A=1;#5Cin=1;#5B=0;#5C
7、in=0;#5$finish;endendmodule3、第一次仿真结果4、综合结果5、第二次仿真结果（综合后）。回答输出信号是否有延迟，延迟时间约为多少？延迟：300ps246、第三次仿真结果（布局布线后）。回答输出信号是否有延迟，延迟时间约为多少？分析是否有出现竞争冒险。延迟：4900ps。有竞争冒险。7、引脚分配表（二）编码器扩展实验1、SmartDesign的连线图242、功能仿真波形图3、综合结果RTL图244、引脚分配I/OAttributeEditor截图5、记录实测结果编码器扩展实验结果记录表74HC1
8、48（1）输入74HC148（0）输入74HC4511显示字形I7I6I5I4I3I2I1I0I7I6I5I4I3I2I1I0abcdefg241111111111111111111111001111111111111110111111001111111111111101110000011111111111111011110110
