组合逻辑3-8译码器.doc

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1、个人收集整理勿做商业用途EDA基础及应用实验项目报告项目题目:组合逻辑3-8译码器的设计姓名：胡小琴院系：电子信息工程学院专业：电子信息工程（对口高职）学号:201315294127指导教师：徐正坤综合成绩：完成时间:2015年5月13日个人收集整理勿做商业用途一、实验目的：1、通过3－8译码器的设计，让学生掌握组合逻辑电路的设计方法。2、掌握组合逻辑电路的静态测试方法.3、初步了解可编程器件设计的全过程。二、实验步骤：74LS138译码器的逻辑电路图1所示，其真值表如1所示，这里输出时低电平有效。从74LS138译码器

2、的逻辑电路图可以看出,它具有三个附加的控制端G1、G2A、和G2B。当G1=1、G2A+G2B=0的时候,译码器将处在译码工作状态;否则译码器将被禁止，所有的输出端将被封锁在高电平,如真值表所示。实际上，这三个输出端也可叫做“片选”输入端，利用片选的作用可以将多片74LS138译码器连接起来以扩展译码器的功能，例如用两片74LS138可以连接成一个四线—十六线译码器。图174LS138译码器逻辑图表174LS138译码器的真值表G1G2AG2BCBAY0Y1Y2Y3Y4Y5Y6Y7X1XXXX11111111XX1XXX

3、111111110XXXXX11111111100000011111111000011011111110001011011111100011111011111001001110111100101111110111001101111110110011111111110输出控制：M［3:0］=0001使实验箱的拨动开关SW1~SW16接到16位数据总线1、打开QuartusII软件。个人收集整理勿做商业用途2、选择路径.选择File/NewProjectWizard，指定工作目录,指定工程和顶层设计实体称；注意：工作目录名不

4、能有中文.3、选择FPGA器件.Family选择CycloneIVE，Availabledevice选EP4CE22F17C8,Packge选择Any，PinCount选择256，Speedgrade选择Any;点击“Next".4、选择外部综合器、仿真器和时序分析器。QuartusII支持外部工具，可通过选中来指定工具的路径.默认使用QuartusII自带的工具。这里我们对仿真工具做选择,如下图所示。5、结束设置。单击“Next”,弹出“工程设置统计”窗口，上面列出了工程的相关设置情况。最后单击“Finish”,结束工

5、程设置.个人收集整理勿做商业用途8将全加器的VHDL代码输入上图空白处代码：LIBRARYIEEE;USEIEEE。STD_LOGIC_1164。ALL；ENTITYdecoder_3_8ISPORT(A，B,C,G1，G2A，G2B:INSTD_LOGIC;y:OUTSTD_LOGIC_VECTOR（7downto0)；M:outstd_logic_vector（3downto0)）;——加入4位功能选择位）；ENDdecoder_3_8;ARCHITECTURErtfOFdecoder_3_8ISsignalinpu

6、t：STD_LOGIC_VECTOR(2downto0);BEGINM〈="0001";——”0001"表示选择功能为SW1——SW16点用总线BUS_D0--BUS_D15.input<=C＆B&A;process(input,G1，G2A,G2B）BEGINif（G1=’1’ANDG2A=’0'ANDG2B='0')thencaseinputISwhen”000"=〉y〈="11111110"；when"001”=>y<="11111101";when”010"=〉y<="11111011”；when"011"=>y

7、〈=”11110111”；when"100”=〉y〈="11101111”；when”101"=〉y<="11011111"；when"110"=>y<=”10111111"；when"111”=>y<="01111111”;whenothers=>y<="XXXXXXXX”；ENDcase;elsey<="11111111"；ENDif;ENDprocess；ENDrtf;个人收集整理勿做商业用途9、预编译。选择Processing/Start/StartAnalysis&Synthesis，进行综合。10、添加管脚信

8、息。当综合完成后，网表信息才会生成。选择Assignments/Pins。13、为每个节点分配引脚。EP4CE22F17C8器件在做QuartusII工程时必须将未分配的管脚置为三态输入。QuartusII--〉Assignments-->Device…-—〉Device—->Device＆PinOptions…—-