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1、FPGA/集成电路笔试面试题解答本次更新日期2017年10月12日27个笔试面试题连载更新。。。别人连载小说，我们连载FPGA/集成电路笔试面试题解答视频！一点一滴的积累，坚持获得成绩！明德扬潘老师历经多年精心整理历年各大公司（如海华、大彊、中兴、展讯等名企）笔试面试题，每道题都有已录制好的详细的解答视频+举一反三的解题技巧。届时我们将不断地更新和补充最新的笔试面试题（解答视频），欢迎大家关注进行免费领取。11Writeasequenceof3-bitgreycode.Canyouderiveagenerale
2、quationtoconvertbinarytogreycode?[AMD2008]【解答视频序号：08310001】怎样将一个single-bit信号从快时钟域送到慢时钟域，或慢送到快？Multi-bit信号呢？[AMD2008]【解答视频序号：08310002】设计一个计算连续LeadingZeros个数的电路。输入8-bit，输出4-bit。[AMD2008]000010000100001000100010100010000000可以parameterize你的设计吗？其hardware是什么样子的？【解
3、答视频序号：09090001】出下面两个状态机的逻辑综合图，并说明两种写法的优缺点！[凹凸2008]11always@(posedgeclkornegedgerst)if(!rst)beginstate<=0;out<=4'b0000;endelsecase(state)0:beginstate<=1;out<=4'b0000;end1:beginstate<=0;out<=4'b0001;endendcasealways@(posedgeclkornegedgerst)if(!rst)state<=0;els
4、ecase(state)110:state<=1;1:state<=0;endcasealways@(state)if(!state)out=4'b0000;elseout=4'b0001;前者state和out[0]分别综合成两个触发器,其中state触发器的输入为它本身的反向。out[0]的触发器为state的当前输入。后者只有state一个触发器，输出直接赋值给out[0]，光靠这两段看不出它到底要考啥，估计可能是想考状态机1段，2段，3段式的优缺点。第一个out要综合成四位的寄存器，占用资源；第二个则比
5、较节约了呵呵2段和1段相比，没有节省资源吧，还多用了寄存器了。不过肯定是提高了程序代码的可读性和维护性我觉得这两段的输出加一步寄存会好一些，可以减少逻辑电路带来的毛刺吴继华，王城编的《verilog设计和验证》有一章对这个讲得很详细你可以到论坛里面去找找，好像是有电子版第一段代码速度上比较快，但所占资源多；第二段正好相反，只用了一个寄存器，但Timing会差点。所谓可读性，我觉得在这里没什么区别，关键还是硬件实现上的区别。11我的观点是：二段式的状态机将组合逻辑和时序逻辑分离开，便于综合工具进行分析。ls各位说
6、的,只是基于这两个例子但是题目是关于状态机的写法的优缺点这是我的观点。【解答视频序号：09090002】设计地址生成器。[nVidia2008]要求依次输出以下序列：0,8,2,10,4,12,6,14,1,9,3,11,5,13,7,15,16,24,18,26,.................................,31,32,40,34,42,.................................,47,48,56,50,58,...........................
7、......,63,64,72,66,76,.................................,79【解答视频序号：09090003】假设存在positiveclockskew为10ns，问最高电路频率。[SIRF2008]能容忍的最大positiveclockskew能容忍的最大negativeclockskewpositiveclockskew：DFF2的clock比DFF1的来的晚negativeclockskew：DFF2的clock比DFF1的来的早Tsetup=1nsThold=1n
8、sTclk->q=1ns11【解答视频序号：09090004】阻塞赋值和非阻塞赋值的区别[Trident]always@(posedgeclk)always@(posedgeclk)beginbeginb=a;b<=a;c=b;c<=b;endend上面两段代码的硬件结构是怎么样的？【解答视频序号：09090005】化简代码使硬件尽可能少[Trident]always@(selorao
