发送器电路设计论文.doc

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1、学无止境发送器电路设计论文1.多协议Serdes发送器结构分析通常的Serdes发送器由PLL电路、MUX电路以及驱动器电路构成。PLL电路用来产生符合协议要求的时钟频率；MUX电路用来将多位并行输入数据转换成一位串行输出数据，控制Driver电路；Driver电路用来将MUX电路的串行输出数据转化成符合协议电气要求的差分输出信号。该结构的缺点在于PLL电路产生的频率以及Driver电路产生的输出信号特征仅能符合特定的协议，针对不同的协议需要重新设计PLL电路以及输出驱动器电路，电路不具有扩展性。包括可以进行输出速率选择的PLL电路、带有上升/下降时间控制的MUX电路以及输出

2、信号幅度可调的驱动器电路。针对不同的协议，通过速率选择信号设定PLL电路输出不同的时钟频率，同时通过上升/下降沿速率控制模块调整输出信号的上升/下降沿时间，并通过幅度控制模块以及预加重幅度控制模块调整输出信号的幅度，从而满足不同协议的相应要求。2.多协议Serdes发送器电路设计2.1PLL电路PLL电路用来为数据发送器提供频率稳定的时钟信号，由鉴频鉴相器、电荷泵、环路滤波器、振荡器、可编程分频器以及占空比调整电路构成。通过控制信号控制分频电路的分频系数，电路可以输出符合不同协议要求的时钟频率。通过在时钟信号在上升沿和下降沿对数据分别进行采样，可以通过最高数据率一半的时钟频率

3、来完成数据的发送，但是需要保证时钟信号的占空比为50%。为了降低成本，本设计采用了环形振荡器VCO电路，同时设计了占空比调整电路（DCC）来调整输出时钟信号的占空比。当时钟馈通、电荷注入以及电流源不匹配影响电荷泵时，其影响均可等效为电流源不匹配对电路的影响。2.2MUX电路2学无止境MUX电路用来将输入的低速并行信号转换为高速串行输出信号。由于采用了半速时钟结构，MUX电路采用了奇偶序列分别转换成两路串行数据后再合并为一路输出的方式，分频后的时钟信号分别控制两个5:1的数据选择器，将输入数据按奇偶序列转换为两路输出。两路输出信号经过由clk_m控制的2:1的数据选择器输出差分

4、数据信号symdata_m/p。同时，考虑到整体电路中需要实现预加重功能，差分数据信号symdata_m/p经过延时模块，延时一个数据周期并将数据反相，其输出信号为trdata_m/p。2.3驱动器电路为了适应不同协议对输出信号的电气特性要求，本文设计了包含预加重幅度控制以及输出电压幅度控制功能的驱动器电路，包含电源模块、N个预加重单元以及M-N个输出幅度调整单元。电源模块由运放A2以及驱动管M1构成，用来为驱动器电路提供稳定的电源Vreg，其电压等于参考电压Vref。3.总结本文通过设计分频系数可调的PLL电路、具有上升/下降沿时间调整功能的MUX电路以及输出幅度/预加重幅

5、度可调的驱动器电路，实现了单芯片对不同Serdes协议的支持，并成功在0.13μmCMOS工艺下进行流片。测试结果表明，本文提出的低抖动多协议统一架构发送器电路结构支持1Gbps~3.125Gbps的传输速率，可以适应PCI-E、FiberChannel以及SRIO协议的要求。2