CPLD六次实验报告样本.doc

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1、CPLD六次实验报告姓名：班级：学号：实验日期：一、实验目的熟练运用QuartusII分析组合逻辑电路、时序电路，能够运用VHDL对简单的逻辑电路功能进行描述。二、实验内容1.实验一：简单组合逻辑设计（1）要求进行简单组合逻辑设计，要求设计一3-8译码器，对仿真结果生成的仿真波形文件进行保存，并对结果进行分析说明。（2）连线图（3）仿真波形有竞争冒险现象的波形图形1仿真截图消去竞争冒险后的波形图形2截图仿真波的延时现象图形3（4）波形分析参考图形3，我们不难看出，当3-8线译码器输入分别为000（即

2、0）、001（即1）、010（即2）、011（即3）、100（即4）、101（即5）、110（即6）、111（即7）时，与之相对应的q0、q1、q2、q3、q4、q5、q6、q7分别输出低电平，结果正确。对于图形1以及图形3，我们不难看出，在组合逻辑中，很有可能出现尖脉冲（俗称毛刺）。这是由输入信号变化先后不同、信号传输的路径不同，或是各种器件延迟时间不同等所原因造成的。通过数电课上所讲的利用冗余项法可以消除毛刺。2.实验二：数码管扫描电路（1）要求输入用VHDL编写的数码管扫描电路程序，生成数码管

3、扫描电路，对仿真结果生成的仿真波形文件进行保存，并对结果进行分析说明。（2）连线图（3）仿真波形仿真截图图形1（4）波形分析当输入端d_in输入一位十进制数字时，七个输入端a、b、c、d、e、f、g会分别输出高低电平，以驱动七端数码管，显示出相应的数字。3.实验三：计数器电路设计（1）要求进行计数器电路设计，对仿真结果生成的仿真波形文件进行保存，并对结果进行分析说明。（2）连线图（3）仿真波形图形1图形2带有RESET功能的计数器波形图形3（4）波形分析从上面三幅图我们可以看出，当RESET（图中的

4、REST端）端输入为低电平时，计数器不工作，即无论时钟信号走过多少个周期，各个输出端输出均为0。当RESET端输入为高电平时，每输入一个时钟信号周期，计数器就计数一次。如图形3所示，当RESET端的输入电平由低变为高之后，当时钟信号为8时，计数显示为，结果正确。4.实验四：波形发生器（1）要求进行波形发生器电路设计，要求能产生正斜率斜波、负斜率斜波、锯齿波、递增阶梯波，对仿真结果生成的仿真波形文件进行保存，并对结果进行分析说明。（2）连线图（3）仿真波形仿真截图正斜率斜波波形仿真图（mode00）图

5、形1仿真截图正斜率斜波波形仿真图（mode00）图形2仿真截图负斜率斜波波形仿真图（mode01）图形3仿真截图负斜率斜波波形仿真图（mode01）图形4仿真截图锯齿波波形仿真图（mode10）图形5仿真截图锯齿波波形仿真图（mode10）图形6仿真截图锯齿波波形仿真图（mode10）图形7仿真截图递增阶梯波波形仿真图（mode11）图形8仿真截图递增阶梯波波形仿真图（mode11）图形9（4）波形分析波形发生器发生的波形种类由mode端控制。mode端输入二进制数00（实验时输入的为十进制数，效果

6、相同）时，输出即为正斜率斜波。输入二进制数01，输出即为负斜率斜波。输入二进制数10时，输出即为锯齿波。输入二进制数11时，输出即为递增阶梯波。reset端为高电平有效。5.实验五：全功能计数器VHDL描述（1）要求进行全功能计数器电路设计，对仿真结果生成的仿真波形文件进行保存，并对结果进行分析说明。（2）连线图（3）仿真波形qa计数器工作波形图形1qa计数器工作波形图形2qc计数器工作波形（带清除功能）图形3qe计数器工作波形（带清除、使能功能）图形4qe计数器工作波形（带清除、使能功能）图形5（

7、4）波形分析各功能计数器仿真波形。它包括：使能端ENABLE高电平有效的计数、加载计数、清零计数、加减计数、加载与使能计数、使能与加减计数、具有清零与使能的计数、具有加载与清零的计数、加载与加减计数、加载、使能与加减计数、清零、加载与使能计数、清零与加减计数、清零、使能与加减计数、计数到255的加计数等全功能计数器。实验中，选取了普通加计数、加载加计数和清除等功能进行验证。6.实验六：地址译码器VHDL描述（1）要求进行地址译码器电路设计，对仿真结果生成的仿真波形文件进行保存，并对结果进行分析说明。

8、（2）连线图（3）仿真波形仿真截图图形1图形2（4）波形分析当地址在“00000”-“01FFE”之间，csbar0被选中，输出为1110；当地址在“40000”-“43FFF”之间，csbar1被选中，输出为1101；当地址在“08000”-“0AFFF”之间，csbar2被选中，输出为1011；当地址在“E0000”-“E01FF”之间，csbar3被选中，输出为0111,可见，仿真波形是正确。在实验中，我采用的是观察边界值的方法，较为简便。当asbar输入为高电