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1、微机原理实验报告课程：微机原理指导老师姓名：学号：实验名称：Lab02:MIPS处理器部件实现A微机原理实验报告专业:班级：日期：2013.10.19成绩:学生姓名（签名）指导教师（签名）一、实验目的本实验旨在实现MIPS处理器的部件—控制器和ALU,理解CPU控制器,理解ALU的原理,使用Verilog语言设计CPU控制器和ALU,使用ISim进行行为仿真。二、实验原理及说明MIPS的基本架构如图1所示，包括Control，ALU这样的组合逻辑单元，也包括如instructionmemory，Da
2、tamemory和Registersfile存储单元。本实验主要实现CPUControl和ALU两个部分。（一）CPU控制器的实现CPUControl单元输入为指令的opCode字段，即操作码;以及R指令的funct编码。操作码和Funct编码经过主控制单元的译码，给ALU，DataMemory，Registers，Muxs等部件输出正确的控制信号。图2.MIPS基本指令格式图:控制模块的IO定义注：Jump指令编码是，Jump输出信号为1，其他输出信号都为0图3.OpCode与控制输出的编码关系图
3、4.Funct，ALUOp与ALUControl编码关系(二)ALU的实现ALU是CPU核心的计算单元，实现诸如加，减，或，与等操作。算术操作的编码三、实验verilog代码（一）CPU控制器的实现moduleCtr(input[5:0]OpCode,input[5:0]Funct,outputregRegDst,outputregALUSrc,outputregRegWrite,outputregMemWrite,outputregMemRead,outputregMemtoReg,outputr
4、egBranch,outputregJump,outputreg[3:0]ALUControl);reg[1:0]ALUOp;always@(OpCode)begincase(OpCode)//Rtype6'b:beginRegDst=1;ALUSrc=0;RegWrite=1;MemWrite=0;MemRead=0;MemtoReg=0;Branch=0;ALUOp=2'b10;Jump=0;end//beq6'b:beginRegDst=1'bx;ALUSrc=0;RegWrite=0;Mem
5、Write=0;MemRead=0;MemtoReg=1'bx;Branch=1;ALUOp=2'b01;Jump=0;end//lw6'b:beginRegDst=0;ALUSrc=1;RegWrite=1;MemWrite=0;MemRead=1;MemtoReg=1;Branch=0;ALUOp=2'b00;Jump=0;end//sw6'b:beginRegDst=1'bx;ALUSrc=1;RegWrite=0;MemWrite=1;MemRead=0;MemtoReg=1'bx;Bran
6、ch=0;ALUOp=2'b00;Jump=0;end//Jump6'b:beginRegDst=0;ALUSrc=0;MemtoReg=0;RegWrite=0;MemRead=0;MemWrite=0;Branch=0;ALUOp=2'b00;Jump=1;endendcaseendalways@(ALUOporFunct)begincasex({ALUOp,Funct})8'b00xxxxxx:ALUControl=4'b0010;8'b01xxxxxx:ALUControl=4'b0110;
7、8'b1xxx0000:ALUControl=4'b0010;8'b1xxx0010:ALUControl=4'b0110;8'b1xxx0100:ALUControl=4'b0000;8'b1xxx0101:ALUControl=4'b0001;8'b1xxx1010:ALUControl=4'b0111;default:ALUControl=4'b0000;endcaseendendmodule(二)ALU的实现moduleALU(input[31:0]SrcA,input[31:0]SrcB,
8、input[3:0]ALUCtr,outputZero,outputreg[31:0]ALURes);assignZero=(ALURes==1'b0);always@(SrcAorSrcBorALUCtr)begincase(ALUCtr)4'b0000:ALURes=SrcA&SrcB;//AND4'b0001:ALURes=SrcA
9、SrcB;//OR4'b0010:ALURes=SrcA+SrcB;//add4'b0110:ALURes=SrcA-SrcB;/
