七段数码管设计电路.doc

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1、EDA基础及应用实验项目报告项目题目:七段数码管显示电路设计姓名：胡小琴院系：电子信息工程学院专业：电子信息工程（对口高职）学号：7指导教师：徐正坤综合成绩：完成时间:2015年5月22日一、项目实验内容摘要1、设计一个共阴7段数码管控制接口，要求：在时钟信号的控制下，使8位数码管动态刷新显示0—9。2、设计一个基本功能十进制计数器，实现十进制计数器输出的动态显示。二、项目实验源代码程序1LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYcountbasicISPORT

2、(CLK:INSTD_LOGIC;DOUT:OUTSTD_LOGIC_VECTOR(3DOWNTO0);COUT:OUTSTD_LOGIC);ENDcountbasic;ARCHITECTUREbehavOFcountbasicISBEGINPROCESS(CLK)VARIABLEQ:STD_LOGIC_VECTOR(3DOWNTO0);BEGINIFCLK'EVENTANDCLK='1'THENIFQ<9THENQ:=Q+1;ELSEQ:=(OTHERS=>'0');ENDIF;ENDIF;IFQ="1001"THENCOUT<='1';ELSECOUT<='0';E

3、NDIF;DOUT<=Q;ENDPROCESS;ENDbehav;程序2ENTITYcountbasic_vhd_tstISENDcountbasic_vhd_tst;ARCHITECTUREcountbasic_archOFcountbasic_vhd_tstIS--constants--signalsSIGNALCLK:STD_LOGIC;SIGNALCOUT:STD_LOGIC;SIGNALDOUT:STD_LOGIC_VECTOR(3DOWNTO0);constantclk_cycle:time:=100ns;COMPONENTcountbasicPORT(CL

4、K:INSTD_LOGIC;COUT:OUTSTD_LOGIC;DOUT:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDCOMPONENT;BEGINi1:countbasicPORTMAP(--listconnectionsbetweenmasterportsandsignalsCLK=>CLK,COUT=>COUT,DOUT=>DOUT);processbeginclk<='1';waitforclk_cycle;clk<='0';waitforclk_cycle;endprocess;ENDcountbasic_arch;程序3LIBRARY

5、IEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYSeg7_DspisPORT(CP:INSTD_LOGIC;--CLOCKSEGOUT:OUTSTD_LOGIC_VECTOR(7DOWNTO0);--SEG7DisplayO/PSELOUT:OUTSTD_LOGIC_VECTOR(7DOWNTO0);--SelectSEG7O/PNUMOUT:OUTSTD_LOGIC_VECTOR(3DOWNTO0);--NumberDisp

6、laySignalOUTNUM:INSTD_LOGIC_VECTOR(3DOWNTO0);--NumberDisplaySignalINM:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDSeg7_Dsp;ARCHITECTUREaOFSeg7_DspISSIGNALSEG:STD_LOGIC_VECTOR(7DOWNTO0);--SEG7DisplaySignalSIGNALSEL:STD_LOGIC_VECTOR(7DOWNTO0);--SelectSEG7SignalBEGINConnection:BlockBeginM<="0010";SEL

7、OUT<=SEL;--Seg7DispSelectionSEGOUT(7DOWNTO0)<=SEG;--SevenSegmentDisplayNUMOUT<=NUM;EndBlockConnection;Free_Counter:Block--计数器--产生扫描信号SignalQ:STD_LOGIC_VECTOR(24DOWNTO0);SignalS:STD_LOGIC_VECTOR(2DOWNTO0);BeginPROCESS(CP)--计数器计数BeginIFCP'EventANDCP='1'thenQ<=Q+1;ENDIF;ENDP