Quartus-II调用ModelsimSE进行功能仿真.docx

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1、QuartusII调用ModelsimSE进行功能仿真笔记中主要介绍基于工程流程的功能仿真流程示例1：简单的计数器设计并利用ModelsimSE仿真Step1新建一个工程1.在QuartusII菜单栏中通过File下拉菜单NewProjectWizard建立工程。a.第一页：Directory,Name,Top-LevelEntity[page1of5]主要完成以下功能：设置工程路径（Directory）、设置工程名称（NameofProject）、设置工程中顶层实体名称（NameofTop-LevelEntity）。b.第

2、二页：AddFiles[page2of5]主要完成以下工能：向工程中添加已存在的设计文件。c.第三页:Family&DeviceSettings[page3of5]主要实现完成功能：选择自己所使用的FPGA芯片。d.第四页：EDAToolSettings[page4of5]主要完成功能：根据需要选择使用哪种EDA工具DesignEntry/Synthesis:设计输入/综合工具Simulation:仿真工具TimingAnalysis:时序分析工具FormatVerification:格式验证工具Board–Level:板级

3、工具e.第五页：Summary[page5of5]主要完成功能：生成建立工程的总结报告，包含了前面设置的内容。根据报告查看新建工程是否与自己要建立的工程要求一致，如果不一致返回（

4、明inputclk,rst_n;//输入信号：时钟信号和复位outputreg[7:0]count;//定义count位宽和数据类型always@(posedgeclkornegedgerst_n)if(!rst_n)count<=8'd0;//复位置零elseif(count[7])//当count最高位为1，也就是计数到128时，count置0count<=1'd0;else//否则继续计数count<=count+1'd1;endmodule/*计数模块实现128计数，当coun计数满128重新计数*/3.将设计文件保

5、存在工程目录下并对设计文件进行语法分析。至此，我们利用新建工程向导新建了一个工程并进行语法分析。Step2利用TestBanchTemplateWriter编写Testbanch1.在Processing下拉菜单中选择StartTestBanchTemplateWriter,将自动生成TestBanch模板。2.在QuartusII中打开TestBanch文件，生成的TestBanch文件自动保存在工程目录中的Simulation/Modelsim目录下，以.vt(Verilog语言编写的测试文件)或者.vht（VHDL语言

6、编写的测试文件）格式存在。(在用QuartusII打开过程中很多人反映找不到.vt或者.vht文件，那是因为在文件类型中没有选择*.vt或者没有选择AllFiles导致的文件类型不匹配。)3.打开文件后，编写工程所需的TestBanch文件。删除不需要的代码，我们只需要根据需要在initial块和always块中插入代码，代码如下：`timescale1ns/1ps//时间单位和时间精度声明，时间单位为1ns，精度为1ps//默认时间单位为ps，根据需要改写modulecount_128_vlg_tst();//测试模块re

7、gclk;regrst_n;wire[7:0]count;count_128i1(.clk(clk),.count(count),.rst_n(rst_n));initial//初始化beginclk=0;//初始时钟为0rst_n=0;//初始复位信号为低电平#20rst_n=1;//20个时间单位后（20ns），复位信号为高电平#10000$stop;//10000个时间单位后暂停仿真endalways#2clk=~clk;//利用always块生成周期为2*2个单位的时钟信号endmoduleStep3EDATools

8、中的仿真（simulation）设置1.Modelsim调用设置如果是第一次用QuartusII调用ModelsimSE软件进行仿真，则要菜单Tools的下拉菜单Options中进行调用设置。在Options中的EDAToolOptions中，Modelsim一栏中，添加其启动路径。添加确