计组课本习题答案.doc

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1、__________________________________________________第3章习题参考答案3、用16K×8位的DRAM芯片构成64K×32位存储器，要求：(1)画出该存储器的组成逻辑框图。(2)设存储器读/写周期为0.5μS，CPU在1μS内至少要访问一次。试问采用哪种刷新方式比较合理?两次刷新的最大时间间隔是多少?对全部存储单元刷新一遍所需的实际刷新时间是多少?解：(1)用16K×8位的DRAM芯片构成64K×32位存储器，需要用个芯片，其中每4片为一组构成16K×32位——进行字长位数扩展(一组内的4个芯片只有数据信号线不互连—

2、—分别接D0~D7、D8~D15、D16~D23和D24~D31，其余同名引脚互连)，需要低14位地址(A0~A13)作为模块内各个芯片的内部单元地址——分成行、列地址两次由A0~A6引脚输入；然后再由4组进行存储器容量扩展，用高两位地址A14、A15通过2：4译码器实现4组中选择一组。画出逻辑框图如下。(2)设刷新周期为2ms，并设16K´8位的DRAM结构是128´128´8存储阵列，则对所有单元全部刷新一遍需要128次(每次刷新一行，共128行)l若采用集中式刷新，则每2ms中的最后128´0.5ms=64ms为集中刷新时间，不能进行正常读写，即存在64

3、ms的死时间l若采用分散式刷新，则每1ms只能访问一次主存，而题目要求CPU在1μS内至少要访问一次，也就是说访问主存的时间间隔越短越好，故此方法也不是最适合的l比较适合采用异步式刷新：采用异步刷新方式，则两次刷新操作的最大时间间隔为，可取15.5ms；对全部存储单元刷新一遍所需的实际刷新时间为：15.5ms´128=1.984ms；采用这种方式，每15.5ms中有0.5ms用于刷新，其余的时间用于访存(大部分时间中1ms可以访问两次内存)。4、有一个1024K×32位的存储器，由128K×8位的DRAM芯片构成。问：(1)总共需要多少DRAM芯片?(2)设计

4、此存储体组成框图。(3)采用异步刷新方式，如单元刷新间隔不超过8ms，则刷新信号周期是多少?收集于网络，如有侵权请联系管理员删除__________________________________________________解：(1)需要片，每4片为一组，共需8组(2)设计此存储体组成框图如下所示。(3)设该128K´8位的DRAM芯片的存储阵列为512´256´8结构，则如果选择一个行地址进行刷新，刷新地址为A0~A8，那么该行上的2048个存储元同时进行刷新，要求单元刷新间隔不超过8ms，即要在8ms内进行512次刷新操作。采用异步刷新方式时需要每隔进

5、行一次，可取刷新信号周期为15.5ms。7．某机器中，已知配有一个地址空间为0000H~3FFFH的ROM区域。现在再用一个RAM芯片(8K×8)形成40K×l6位的RAM区域，起始地为6000H。假设RAM芯片有和信号控制端。CPU的地址总线为A15~A0，数据总线为D15~D0，控制信号为(读/写)，(访存)，要求：(1)画出地址译码方案。(2)将ROM与RAM同CPU连接。解：(1)由于RAM芯片的容量是8K×8，要构成40K×16的RAM区域，共需要，分为5组，每组2片；8K=213，故低位地址为13位：A12~A0收集于网络，如有侵权请联系管理员删除

6、__________________________________________________每组的2片位并联，进行字长的位扩展有5组RAM芯片，故用于组间选择的译码器使用3:8译码器，用高3位地址A15~A13作译码器的选择输入信号地址分配情况：各芯片组各组地址区间A15A14A13138的有效输出ROM0000H~3FFFH000001010RAM16000H~7FFFH011RAM28000H~9FFFH100RAM3A000H~BFFFH101RAM4C000H~DFFFH110RAM5E000H~FFFFH111注：RAM1~RAM5各由2片8

7、K´8芯片组成，进行字长位扩展各芯片组内部的单元地址是A12~A0由全0到全1(2)ROM、RAM与CPU的连接如图：收集于网络，如有侵权请联系管理员删除__________________________________________________8、设存储器容量为64M，字长为64位，模块数m=8，分别用顺序和交叉方式进行组织。存储周期T＝100ns，数据总线宽度为64位，总线传送周期，t=50ns。求：顺序存储器和交叉存储器的带宽各是多少?解：顺序存储器和交叉存储器连续读出m=8个字的信息总量都是：q=64位×8=512位顺序存储器和交叉存储器连续读

8、出8个字所需的时间分别是：t1=mT=