一种适用于网络自同步时钟控制方法

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1、一种适用于网络自同步时钟控制方法　　摘要：时钟同步是网络通信系统中保证数据正确和有效传输的前提，广泛应用于传统电话网络、IP网络、光网络和无线传输网络等。针对目前网络时钟同步控制的复杂性，在分析网络结构、时钟控制和弹性缓冲区原理的基础上，提出一种基于FPGA、CPU和DDS技术的网络自同步时钟控制方法。通过软硬件相结合的处理方式，以最小开销实现网络时钟快速同步。然后对其原理进行了分析，给出实现的硬件框图、FPGA信号流程和CPU设计流程，并在设备和网络中进行了验证，验证结果表明该方法是正确、可行和有效的。关键词：时钟同步；弹性缓冲；FPGA；DDS中图分类号：TN964?

2、34文献标识码：A文章编号：1004?373X（2013）18?0080?040概述时钟同步就是使多个不同设备或系统的时钟保持在相同的频率范围内，时钟同步的目的就是尽量消除设备之间的时钟偏差，保证数据的可靠传输[1]。在通信系统里，时钟同步是系统稳定工作的保证，因此如何保证系统时钟同步是网络设计必须考虑的内容，常用的时钟同步方式有准同步、主从同步、授时同步方式等。9传统的通信系统对时钟同步的要求很高。准同步就是两个完全独立的时钟系统，要实现时钟同步对时钟精度要求很高，优点是技术实现非常简单，缺点是时钟源价格很高，增加成本。主从同步就是通过时钟锁相原理，将系统的从时钟调节成

3、与主时钟频率相同，最后整个系统都稳定在主时钟频率点上，优点是时钟可以动态调整，缺点是系统需要配置主从关系，而且只能一个作主多个作从。授时同步与主从同步类似，只是应用范围和网络环境更广泛，例如目前主流的GPS和IEEE1588就是典型授时同步，优点是同步精度高、收敛速度快，缺点是技术复杂、成本高。由于传统的时钟同步处理需要确定中心的主时钟，在机动的军用通信网络里不是很实用，因为军用网络拓扑频繁变化，无法确定中心时钟。因此，下面提出一种不需要中心时钟的时钟自同步控制方法，基于直接数字频率合成器（DirectDigitalSynthesizer，DDS）技术，通过CPU和现场可

4、编程门阵列（FieldProgrammableGateArray，FPGA）进行控制，能快速实现网络时钟同步收敛。1时钟自同步原理1.1时钟控制原理9在某些规模较小的网络系统里，设备之间采用时钟自同步方式进行组网。自同步方式不需要高精度时钟源，它是通过比较输入时钟与本地时钟的频率差，由CPU综合各端口的情况，经过运算，送出控制字，去调整本地时钟源。在系统正常运行过程中，各设备时钟源始终处于动态调整过程，调整步长越来越小，最后全网的时钟稳定在一个频率点附近，从而将滑动幅度和滑动时间间隔控制在要求的范围内，达到网络时钟同步的目的。图1是时钟自同步网络的一种设备互连拓扑结构。自

5、同步组网对时钟的参数要求是：时钟精度≤20PPM，频率控制范围为±50PPM，自同步方式下时钟平均收敛时间≤1min。1.2弹性缓冲原理自同步组网技术通过时钟控制技术和数据缓冲控制机制实现的。为保证设备采用自同步组网后无滑码，在设备的接口处设计了滑动窗口的数据弹性缓冲器，来吸收读写时钟的频率和相位偏差，只要读写时钟在缓冲区控制的范围内滑动，就不会发生数据丢失（下溢）或重读（丄溢），即不会产生滑码现象[2]。图2是滑动窗口的数据缓冲示意图。在图2中，Wp为缓冲区的写时钟（线路输入时钟）；Rp为缓冲区的读时钟（本地时钟）；缓冲区长度为n比特，复位时Wp和Rp拉开距离为[n2]

6、b（即固定缓冲延时）；收时钟和本地发时钟的频率偏差只要控制在±[n2]Hz范围内，使Wp和Rp首尾不相等，就不会发生滑码（如n=256时，时钟滑动范围为±128Hz）。9考虑到网络节点和拓扑变化，以及链路传输信道延时和时钟恢复抖动的影响，滑动缓冲区长度n的值不能太小，太小会因为时钟控制区域太窄造成缓冲区频繁溢出而发生滑码；n值太大会增加缓冲时延影响传输性能，不同速率可采用不同的缓冲区长度。（如n=256时，当接口速率为2048Kb/s时缓冲时延为62.5μs）。若缓冲区长度n=256，当中继接口速率为2048Kb/s时，监视设备输出的2048kHz时钟滑动范围应该为128

7、个时钟周期[2562=128]。时钟频率为2048kHz，偏差为50PPM的时钟周期为102（2.048×50）。由于128>102，缓冲区深度完全满足时钟偏差的指标要求。2时钟控制方案2.1原理框图图3是同步时钟控制的硬件原理框图，该方案采用“FPGA+CPU+DDS+Buffer”的硬件结构实现了时钟控制和数据缓冲的处理。其中FPGA，CPU和DDS完成时钟控制，Buffer完成数据缓冲。图3中每个模块之间的工作流程如下：FPGA使用本地晶振时钟（CLK_OSC）对链路输入时钟（CLK_IN[i]，i=0～n）和设备输出时