一种片上系统（soc）时钟同步设计方法

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1、一种片上系统（SOC）时钟同步设计方法170微电子学与计算机2005年第22卷第9期 一 种片上系统(SOC)时钟同步设计方法 刘兴旺沈绪榜 (西安微电子技术研究所研究生部,陕西西安710054) 摘要:SoC设计很大程度上依赖于IP核的可重用性.由于各IP核中时钟延时的不同,要将IP核集成到一个同 步SoC中时钟分布变得很难.本文介绍了一种SoC时钟同步设计方法,这种方法将可调节延时的时钟电路插入在 时钟分布网络中.以取得时钟边沿的匹配和同步.使用可调节电路进行时序调整,减少了设计迭代时间,节约了设 计成本. 关键词:时钟分布,延时插入,调整电路,IP核,SoC 中图法分类号

2、:TN4文献标识码:A文章编号:1000—7180(2005)09—170-03 AMethodDesigningforClockSynchronousonSystem-on-Chip LIUXing-wang,SHENXu—bang (xi’allMicroelectronicTechnologyInstitute,Xi’an710054China) Abstract:System—on-Chip(SoC)designdependsheavilyoneffectivereuseofsemiconductorIntellectualProperty(IP). Clockdist

3、ributionhasbecomeaproblemforintegratingIPcoresintoasinglesynchronousSoC,becauseofdifferent clockdelaysintheIPcores.Weintroduceanon-chipclocksynchronousmethod,inwhichprogrammabledelaysarein— sertedintheclockdistributionnetwork,suchthatclockalignmentandsynchronizationareachieved.Designiteratio

4、ns areeliminatedwiththeuseofthetuningcircuit,savingdesigneffortandcost. Keywords:Clockdistribution,Inserteddelay,Circuittuning,IntellectualProperty(IP)core,System-on—Chip(soc). 1引言 时钟的产生和分布直接影响集成电路的功能 和性能.在片上系统(SoC)的设计之中,由于芯片面 积的增大以及lP核的时序接口不尽相同使时钟的 设计更加复杂.为了保证系统的正常工作,IP核时 钟相位的精确匹配是很重要的.因为时钟

5、分布网络 延时的不确定性直接导致芯片性能的下降甚至功 能性的错误.解决这一问题的主要途径是通过设计 时钟分布网络对芯片的时钟相位进行匹配【-1. 为了使时钟偏斜最小化.传统设计方法从全局 角度考虑问题.整个芯片上时钟网络的布局布线要 在逻辑布局布线之前完成.由于硬核中带有自己内 部的时钟树.因此硬核中的延迟必须与芯片其它部 分的时钟时序及时钟偏斜兼容.由于SoC设计者不 能改变IP核内部的时钟设计.因此为了满足时序要 求.SoC的时钟分布需要采用一些其它方法. 2SoC时钟同步问题 减小时钟偏斜常用的方法是使用平衡时钟树 将单一时钟分布到片上.这种方法通常只考虑时钟 收稿日期:

6、2004-08—30 树分布路径的平衡而没有考虑到IP核的时序特征. 如图1所示的SoC中.数据总线从IP1的输出连到 了IP2的输入.由于IP2的内部时钟延时比IP1核 大.两个IP上的触发器FF1和FF2的时钟边沿并 不同步.它们之间存在一个时钟延时.这个延时叫 做时钟偏斜t.系统要正常工作必须满足式(1)所 描述的条1.公式中tb是触发器的保持时间,t 是触发器的传递延迟,t是数据总线的线延时,这 个条件叫做保持时间约束.如果式f11的条件不能满 足.那么当FF2接收数据的时钟沿到来时.FF1的输 出已经改变.FF2接收到的数据将是正常条件下 FF2在下一个时钟周期应该接

7、收的数据. +th.≤t+t(1) 图1S0C时钟延时 2005年第22卷第9期微电子学与计算机171 一 个解决办法就是在数据线上插入延迟单元. 如图2(a)所示.这种方法是通过增加式(1)右边的值 使条件得到满足.然而对于位数较宽的数据总线来 说,需要插入许多延时单元.造成面积和功耗的显 着增加.另一个方法就是在时钟线上插入延时.如 图2(b)所示.这种方法在内部时钟延时短的IP1时 钟输入端口插入延时单元.目的在于减小t,的值 使式(1)的条件得到满足.在时钟线插入的延时单元 对芯片