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时间:2020-11-11
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1、VHDL语言第5章可编程逻辑基本结构VHDL设计VHDL文件库及程序包(Packages)声明在设计或实体中将用到的常数,数据类型,元件及子程序等实体(Entities)声明到其实体及其设计的接口,即定义本设计的输入/出端口结构体(Architectures)定义了实体的实现。即电路的具体描述基本结构/举例说明例、一个一位二进制全加器设计。半加器全加器H_ADDERABSOCOABCOSO&&H_ADDERABSOCOH_ADDERABSOCOAINBINCYSUMCINDEFABCF_ADDERAINBINSUMCYCIN基本结构/举例说明/V
2、HDL语言描述或门LIBRARYIEEE;--库,程序包调用USEIEEE.STD_LOGIC_1164.ALL;ENTITYMYOR2IS--实体OR2描述PORT(A,B:INSTD_LOGIC;C:OUTSTD_LOGIC);ENDMYOR2;ARCHITECTUREART1OFMYOR2ISBEGIN--结构体描述C<=AORB;ENDART1;ABC基本结构/举例说明/VHDL语言描述半加器描述LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYH_ADDERIS--实体H_ADDER描述PORT(
3、A,B:INSTD_LOGIC;CO,SO:OUTSTD_LOGIC);ENDH_ADDER;ARCHITECTUREART2OFH_ADDERISBEGIN--结构体描述SO<=(AORB)AND(ANANDB);CO<=NOT(ANANDB);ENDART2;H_ADDERABSOCO基本结构/举例说明/VHDL语言描述全加器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYF_ADDERIS--实体F_ADDER描述PORT(AIN,BIN,CIN:INSTD_LOGIC;CY,SUM:OUTSTD_
4、LOGIC);ENDF_ADDER;ARCHITECTUREART3OFF_ADDERISCOMPONENTH_ADDER--元件调用声明PORT(A,B:INSTD_LOGIC;CO,SO:OUTSTD_LOGIC);ENDCOMPONENT;基本结构/举例说明/VHDL语言描述COMPONENTMYOR2PORT(A,B:INSTD_LOGIC;C:OUTSTD_LOGIC);ENDCOMPONENT;SIGNALD,E,F:STD_LOGIC;--信号申明BEGIN--元件连接申明U1:H_ADDERPORTMAP(A=>AIN,B=>BI
5、N,CO=>D,SO=>E);U2:H_ADDERPORTMAP(A=>E,B=>CIN,CO=>F,SO=>SUM);U3:OR2PORTMAP(A=>D,B=>F,C=>CY);ENDART3;基本结构/举例说明/VHDL语言描述元件连接对照U1:H_ADDERPORTMAP(A=>AIN,B=>BIN,CO=>D,SO=>E);U2:H_ADDERPORTMAP(A=>E,B=>CIN,CO=>F,SO=>SUM);U3:MYOR2PORTMAP(A=>D,B=>F,C=>CY);H_ADDERABSOCOH_ADDERABSOCOAINB
6、INCYSUMCINDEFABC基本结构/举例说明/VHDL语言描述说明该设计包括三个实体OR2——2输入或门;H_ADDER——半加器;F_ADDER——全加器。其中:F-ADDER是顶层实体,其它两个实体(子实体)为顶层实体服务。每个实体含有:库、程序包和结构体。结构体对实体功能进行定义。实体定义的元件可以通过COMPONENT…ENDCOMPONENT元件调用申明,PORTMAP()元件例化,信号SIGNAL的定义以及引脚连线进行元件装配。基本结构/实体VHDL设计VHDL文件程序包(Packages)声明在设计或实体中将用到的常数,数据类
7、型,元件及子程序等实体(Entities)声明到其他实体及其他设计的接口,即定义本设计的输入/出端口结构体(Architectures)定义了实体的实现。即电路的具体描述基本结构/实体实体是一个设计实体的表层设计单元,其功能是对这个设计实体与外部电路进行接口描述,它规定了设计单元的输入输出接口信号或引脚,是设计实体经封装后对外的一个通信界面。VHDL表达的所有设计均与实体有关,实体是设计中最基本的模块。实体中定义了该设计所需的输入/输出信号,信号的输入/输出类型被称为端口模式,同时,实体中还定义他们的数据类型。实体说明单元的常用语句结构如下:EN
8、TITY实体名IS【GENERIC(类属表);】【PORT(端口表);】——常用END实体名;基本结构/实体/类属类属(GENERIC)
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