4、/02.建立一个模5的加1/加2计数器的原始状态图和原始状态表。其中设控制输入信号为X,当X=0时加1,X=1时加2,Z为输出,表示计满5个脉冲。(7分)一.分析下面的VHDL语言实现的功能,并回答问题(20分)1234567891011121314151617libraryieee;useieee.std_logic_1164.all;entityeqcompisport(a,b:instd_logic;equals:outstd_logic);endeqcomp;architecturebehaveofeqcompisbegincomp:process(a,b)begin ifa