EDA课程实验报告.docx

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1、计算机科学与技术学院实验报告（2011—2012学年度第二学期）课程名称EDA技术实用教程实验名称D触发器、八位二进制补码、双二选一多路选择器、一位全减器、八位二进制乘法器姓名学号专业计算机班级地点教师实验一D触发器一、实验目的1、熟悉Max+PlusII和GW48EDA开发系统的使用；2、掌握一位半减器具有上升沿触发的D触发器的VHDL设计；二、实验原理数字电路的信号只有两种状态：逻辑低或逻辑高，即通常所说的0状态或1状态、0电平或1电平。在各种复杂的数字电路中不但需要对二值（0，1）信号进行算术运算和逻辑适算（门电路），还

2、经常需要将这些信号和运算结果保存起来。为此，需要使用具有记忆功能的基本逻辑单元。能够存储l位二值信号的基本单元电路统称触发器。触发器的特点：1、具有两个能自行保持的稳定状态，用来表示逻辑状态的0和1，或二进制数的0和1。2、根据不同的输入信号可以把输出置成1或O状态。原理图：3、当输入信号消失后，能保持其状态不变（具有记忆功能）。一、源程序HU.vhd的代码如下：libraryieee;USEIEEE.STD_LOGIC_1164.ALL;ENTITYHUISPORT(CL:INSTD_LOGIC;--输入选择信号CLK0:I

3、NSTD_LOGIC;--输入信号OUT1:OUTSTD_LOGIC);--输出端END;ARCHITECTUREONEOFHUISSIGNALQ:STD_LOGIC;BEGINPR01:PROCESS(CLK0)BEGINIFCLK0'EVENTANDCLK0='1'THENQ<=NOT(CLORQ);ELSEENDIF;ENDPROCESS;PR02:PROCESS(CLK0)BEGINOUT1<=Q;ENDPROCESS;ENDONE;二、实验结果实验二八位二进制补码一．实验目的1.熟悉Max+PlusII和GW48ED

4、A开发系统的使用；2.掌握八位二进制补码的VHDL设计；3.元件例化语句的使用。二．实验原理若原码为正，则补码等于原码；若原码为负，则补码为(2+原码)mod2。三．源程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYJACKANISPORT(rst:INSTD_LOGIC;din:INSTD_LOGIC_VECTOR(7DOWNTO0);dout:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDENT

5、ITYJACKAN;ARCHITECTUREHAIXIAOFJACKANISSIGNALtmp:STD_LOGIC_VECTOR(6DOWNTO0);BEGINPROCESS(din,rst)BEGINIFrst='0'THENdout<=(OTHERS=>'0');ELSIFdin(7)='1'THENFORiIN0TO6LOOPtmp(i)<=NOTdin(i);ENDLOOP;dout(6DOWNTO0)<=tmp+1;dout(7)<=din(7);ELSEdout<=din;ENDIF;ENDPROCESS;ENDA

6、RCHITECTUREHAIXIA;四．实验结果实验三双2选1多路选择器一、实验目的1．熟悉Max+PlusII和GW48EDA开发系统的使用；2．掌握双2选1多路选择器的VHDL设计二、实验原理对于其中MUX21A，当s='0'和'1'时，分别有y<='a'和y<='b'。原理图：三、源程序mux221.vhdLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYMUX221ISPORT(s0,s1:INSTD_LOGIC_VECTOR(1DOWNTO0);--输入信号a1,a2,a3:I

7、NSTD_LOGIC;outy:OUTSTD_LOGIC);--输出端END;ARCHITECTUREONEOFMUX221ISSIGNALtmp:STD_LOGIC;BEGINPR01:PROCESS(s0)BEGINIFs0="0"THENtmp<=a2;ELSEtmp<=a3;ENDIF;ENDPROCESS;PR02:PROCESS(s1)BEGINIFs1="0"THENouty<=a1;ELSEouty<=tmp;ENDIF;ENDPROCESS;ENDONE;一、实验结果实验四一位全减器一、实验目的1.熟悉Max

8、+PlusII和GW48EDA开发系统的使用；2.掌握一位半减器的VHDL设计；3.掌握一位半减器构建一位全减器的方法；二、实验原理由两个半减器和一个或门构成一个全减器。首先，一位半减器的逻辑表达式：其次,一位全减器的逻辑表达式:三、源程序半减器的VHDL的程序如下:LIBR