《EDA技术及应用》实验指导书.doc

《《EDA技术及应用》实验指导书.doc》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。

1、实验一组合逻辑器件设计一、实验目的1、通过一个简单的3－8译码器的设计,掌握组合逻辑电路的设计方法。2、掌握组合逻辑电路的静态测试方法。3、初步了解QUARTUSII原理图输入设计的全过程。二、实验主要仪器与设备1、输入：DIP拨码开关3位。2、输出：LED灯。3、主芯片：EP1K10TC100－3。三、实验内容及原理三-八译码器即三输入，八输出。输出与输入之间的对应关系如表1-1-1所示。表1-1三-八译码器真值表输入输出A2A1A0Y7Y6Y5Y4Y3Y2Y1Y00000000000100100000

2、01001000000100011000010001000001000010100100000110100000011110000000四、预习要求做实验前必须认真复习数字电路中组合逻辑电路设计的相关内容（编码器、译码器）。五、实验步骤1、利用原理图设计输入法画图1-1-1。2、选择芯片ACEX1KEP1K10TC100-3。3、编译。4、时序仿真。5、管脚分配，并再次编译。6、实验连线。7、编程下载，观察实验结果。图1-1三-八译码器原理图六、实验连线用拨码开关的低三位代表译码器的输入（A，B，C），将

3、之与EP1K10TC100-3的管脚相连；用LED灯来表示译码器的输出（D0～D7），将之与EP1K10TC100-3芯片的管脚相连。拨动拨档开关，可以观察发光二极管与输入状态的对应关系同真值表中所描述的情况是一致的。七、实验结果八、思考题在输入端加入使能端后应如何设计？附：用硬件描述语言完成译码器的设计：：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYT2ISPORT(A:INSTD_LOGIC_VECTOR(2DOWNTO0);Y:OUTSTD_LOGIC_

4、VECTOR(7DOWNTO0));ENDT2;ARCHITECTUREAOFT2ISBEGINWITHASELECTY<=""WHEN"000",""WHEN"001",""WHEN"010",""WHEN"011",""WHEN"100",""WHEN"101",""WHEN"110",""WHENOTHERS;ENDA;实验二组合电路设计一、实验目的1、掌握组合逻辑电路的设计方法。2、掌握组合逻辑电路的静态测试方法。3、加深FPGA设计的过程，并比较原理图输入和文本输入的优劣。二、实验主要仪器与设备

5、1、输入：按键开关（常高）4个；拨码开关4位。2、输出：LED灯。4、主芯片：EP1K10TC100-3。三、实验内容及原理1、四舍五入判别电路，其输入为8421BCD码，要求当输入大于或等于5时，判别电路输出为1，反之为0。原理图如图1-2-1。图2-1四舍五入判别电路原理图2、设计四个开关控制一盏灯的逻辑电路，要求合任一开关，灯亮；断任一开关，灯灭。原理图如图1-2-2。图2-2开关控制电路原理图3、设计一个优先权排队电路，排队顺序：A=1为最高优先级；B=1为次高优先级；C=1为最低优先级。要求输出

6、端最高只能有一端为“1”，即只能是优先级较高的输入端所对应的输出端为“1”。原理图如图1-2-3所示。1、1-2-3。图2-3优先权排队电路原理图四、预习要求做实验前必须认真复习数字电路中组合逻辑电路设计的有关内容（组合电路的设计方法、加法器的设计、三人表决器的设计等）。五、实验步骤1、利用原理图设计输入法画图2-1。2、选择芯片ACEX1KEP1K10TC100-3。3、编译。4、时序仿真。5、管脚分配，并再次编译。6、实验连线。7、编程下载，观察实验结果。同理，完成图2-2、2-3的设计过程。六、实验

7、连线1、输入信号D3，D2，D1，D0对应的管脚接四个拨码开关；输出信号OUT对应的管脚接LED灯。2、输入信号K1，K2，K3，K4对应的管脚接四个按键开关；输出信号OUT对应的管脚接LED灯。拨动按键开关，当按下奇数个按键时，灯亮；当按下偶数个按键时，灯灭。1、输入信号A、B、C对应的管脚连三个按键开关；输出信号A-OUT，B-OUT，C-OUT对应的管脚分别连三个LED灯。拨动拨码开关或者按下按键开关，观察LED灯，与实验内容是否相符。七、实验结果八、思考题写对于两种硬件设计输入法的比较。附：用硬件

8、描述语言（VHDL）完成3个实验项目的设计：（1）LibraryIEEE;UseIEEE.std_logic_1164.all;Entityt2_1isport(D:Instd_logic_vector(3downto0);Y:Outstd_logic);endt2_1;Architecturestructoft2_1isbeginprocess(D)beginif(D>="0101"andD<="1001")thenY<='