版图和寄生参数改进.ppt

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1、版图和寄生参数改进魏微2014/10/28内容2遗留问题：输入总线改进和带宽评估（√）Ramp动态范围改进和评估（√）计数器带宽评估和总线驱动（√）LVDSDriver初步设计参考源模块输入总线寄生参数改进寄生电阻：2.55ohm/cell→0.65ohm/cell寄生电容：6.89fF/cell→8.51fF/cell带宽改进：改进前：1：6.89fF/cell+2.55ohm/cell未端接：123.7MHz2：6.89fF/cell+2.55ohm/cell端接50Ω：160.9MHz改进后3：8.5fF/cell+0.65ohm/cell未端接：22

2、8.3MHz4：8.5fF/cell+0.65ohm/cell端接50Ω：476.1MHz3Testpoint50Ω1234Ramp动态范围的改进和确定减小尾电流源vdsat，能够少量增加ramp运放的动态范围Corner分析中，仅ss/sf-20°下动态范围稍不够，其他Corner能满足0.4~1.4V线性动态范围考虑到各种offset，将ramp的动态范围设置在350mV~1.4V比较合适：采样单元+buffer输出的offset为：std约27mV，0V输入时输出基线最低约为0.35VRamp启动基线和充电电流（量程）可以独立调节，根据情况调整最低基线

3、为400mV满量程时PMT接近饱和，线性度已不重要在450mV基线下，各Corner仿真线性度绝大部分为0.1%，两个corner为0.2%4改进前改进后Ramp运放的修改为了实现ramp的动态范围覆盖0.35~1.4V，将ramp运放的输入级修改为轨到轨结构输入动态范围扩展至较宽范围，可以适应较宽范围基线的变化在0.3V~1.4Vramp输出时INL可在±0.1%左右，满足需要50.3V1.4VINL计数器带宽评估格雷码计数器基于译码器方式添加时序约束后重新综合，工作频率可从500MHz→约800MHz在ss，50°，1.8V电源下时钟周期可到1.2ns（

4、833MHz），需要更全面的Corner检验基于RAM查找表方式编译较复杂，暂不考虑纯二进制码计数器异步计数器本地计数器时序成立，但同步锁存时序不成立DFF本征延时为175ps，10bit异步计数器总延时为1.75ns，考虑到沿和建立时间，无法满足2ns（500MHz）的时序同步计数器基于全加器、进位链，依然存在组合逻辑链未添加时序约束时，极限频率比未时序约束的格雷码计数器稍高6格雷码计数数据总线驱动按照寄生参数提取的结果，计数数据总线负载电容为860fF，按1pF集总电容估计锁存器输入电容4.1fF，按5fF估算在ss，50°，1.8V条件下，上述驱动能够

5、满足1.2ns时钟周期（833MHz时钟频率）的计数和总线锁存时序计数器总结：考虑到各种裕量，时钟周期考虑取750MHz（1.33ns）~769MHz（1.3ns），要求：时钟频率可以通过VCO偏压进行调节Ramp量程应和计数器时钟频率相匹配，因此ramp基线和充电电流都要求独立调节需要进行全面的Corner分析、布线和寄生参数提取后，再次全面评估计数器工作频率71pF5fF理想格雷码模块输出（A）总线驱动后（B）各bit整形后（C）ABCSs，50°，1.8V，clk=769MHz格雷码计数器版图和后仿真采用ICC完成版图和布线，进行后仿真验证：Tt，27

6、°，1.8V条件下，能够工作在clkperiod=1.3ns条件下Ss，50°，1.8V，时钟周期最低为1.6ns（625MHz）可能需要进一步调整版图时序约束8100μm×127μm后仿真，clkperiod=1.3n：tt/sf/fs,27°，√后仿真，clkperiod=1.3n：ss,27°，×二进制码计数器后仿真计数器模块能在ss,50°,1.8V条件下工作在时钟频率769MHz（1.3ns）下由于二进制码总线的建立时间增加：需要在版图中注意各条总线负载的一致性，保证各位延迟一致需要增加计数时钟的扇出，以便锁存数据需要对甄别器输出增加异步→同步逻辑

7、，保证计数结果锁存发生在建立完成阶段9全加器计数器后仿真@ss，50°，1.8V，clk=769MHz，通过40μm×120μm数据总线建立时间计数器结构选择和设计二进制计数器带宽有保证，但版图中需扇出时钟树以便将甄别器输出从异步域转为同步域格雷码计数器传输比较可靠，不需要扇出时钟树，仅需扇出数据，但运行的最高速度还不确定设计中计划将以二进制时钟为主，格雷码计数器为测试通道需要时钟、ramp的配合10LVDSDriver每单元变换数据10bit，每通道256单元，暂未采用ROI等数据压缩算法假设采用200Mbps以上串行读出，每通道采用10-to-1串行读出

8、，则每通道读出时间为12.8μs如采用更慢的读出时钟