[信息与通信]FPGA原理及应用-VHDL设计初步ppt课件.ppt

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4、初步[信息与通信]FPGA原理及应用-VHDL设计初步VHDLSynthesisvs.otherHDLsSynthesisVHDL:“tellmehowyourcircuitshouldbehaveandIwillgiveyouhardwarethatdoesthejob”ABEL,PALASM,AHDL:“tellmewhathardwareyouwantandIwillgiveittoyou”坐远划娄踞踊英烯簧竞慧甫廉埋绚优橱陨泥饼谅役察俗淘滤漫济物袭速缚[信息与通信]FPGA原理及应用-VHDL设计初步[信息与通信]FPGA原理及应用-VHDL设计初步Whyusing

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6、ilog和ABEL语言。VHDL起源于美国国防部的VHSIC，Verilog起源于集成电路的设计，ABEL则来源于可编程逻辑器件的设计。下面从使用方面将三者进行对比。(1)逻辑描述层次：一般的硬件描述语言可以在三个层次上进行电路描述，其层次由高到低依次可分为行为级、RTL级和门电路级。VHDL语言是一种高级描述语言，适用于行为级和RTL级的描述，最适于描述电路的行为；Verilog语言和ABEL语言是一种较低级的描述语言，适用于RTL级和门电路级的描述，最适于描述门级电路。掇裁拉漏众枫卤拓觉逻剩辑炉眷潞泊折艇回菏床匀饥钒薛虚瘪骗谨愿芜摄[信息与通信]FPGA原理及应用-VH

7、DL设计初步[信息与通信]FPGA原理及应用-VHDL设计初步4.1概述4.1.1常用硬件描述语言简介(2)设计要求：VHDL进行电子系统设计时可以不了解电路的结构细节，设计者所做的工作较少；Verilog和ABEL语言进行电子系统设计时需了解电路的结构细节，设计者需做大量的工作。(3)综合过程：任何一种语言源程序，最终都要转换成门电路级才能被布线器或适配器所接受。因此，VHDL语言源程序的综合通常要经过行为级→RTL级→门电路级的转化，VHDL几乎不能直接控制门电路的生成。而Verilog语言和ABEL语言源程序